[論文レビュー] Low-depth Circuit Implementation of Parity Constraints for Quantum Optimization

Josua Unger, Anette Messinger+3 more|arXiv (Cornell University)|Nov 21, 2022

Quantum Computing Algorithms and Architecture被引用数 7

ひとこと要約

この論文は、パリティマッピングを用いたQAOAにおける三体および四体のパウリZ積演算子（プラケット制約）を実装するための低深さ・低ゲート数の量子回路構成を提示する。正方形格子レイアウトと逐次ストリップベースの分解を活用することで、システムサイズに依存しない定数の回路深さを達成し、一度に一つのゲートタイプと方向のみを用いることで、ハードウェア制約下での最適な並列化が可能になる。

ABSTRACT

We present a construction for circuits with low gate count and depth, implementing three- and four-body Pauli-Z product operators as they appear in the form of plaquette-shaped constraints in QAOA when using the parity mapping. The circuits can be implemented on any quantum device with nearest-neighbor connectivity on a square-lattice, using only one gate type and one orientation of two-qubit gates at a time. We find an upper bound for the circuit depth which is independent of the system size. The procedure is readily adjustable to hardware-specific restrictions, such as a minimum required spatial distance between simultaneously executed gates, or gates only being simultaneously executable within a subset of all the qubits, for example a single line.

研究の動機と目的

• パリティマッピングを用いたQAOAにおけるプラケット制約を実装するための回路深さとゲート数の低減。
• 最近隣接結合、最小ゲート距離、制限された並列化（例：ラインベース実行）などのハードウェア制限の対処。
• 完全に接続された問題に限定されない、任意のグラフおよびハイパーグラフに適用可能な一般化可能でスケーラブルな手法の開発。
• システムサイズに依存しない定数の回路深さを達成し、LHZアーキテクチャ向けの先行研究を上回る。
• 1ステップあたり1つのゲートタイプと方向のみを用いることで、利用可能な並列化を最大限に活用した、ハードウェアに配慮したコンパイルの実現。

提案手法

• 3-および4体のZ積演算子を、制御Zおよび制御NOT操作に基づく再帰的分解戦略を用いてCNOTおよびZZゲートのシーケンスに分解する。
• 制約を正方形格子上にプラケットとして配置し、回路を格子に沿ってストリップに分割。各ストリップは独立して並列に処理される。
• 各ストリップは、ある時間ステップにおけるすべてのゲートが同じタイプ（CNOTまたはZZ）で同じ方向に配置される段階のシーケンスとして実装され、深さを最小限に抑え、ハードウェアに配慮した最適化を可能にする。
• この構成により、回路深さがシステムサイズに依存せずに上限を持つことが保証され、正則なプラケットレイアウトでは深さがO(1)にスケーリングする。
• 最小の空間的分離や制限された並列化（例：ラインに沿ってのみ）といったハードウェア制約に対しても適応可能であり、近似的に最適な並列化を維持する。
• 完全に正方形のプラケットに限定した代替実装では、総回路深さが14（CNOT深さ10）に達し、先行研究の最適CNOT深さ12を上回る。

実験結果

リサーチクエスチョン

• RQ1 正方形格子レイアウトを用いたQAOAにおける3体および4体のパリティ制約に対して、低深さ・低ゲート数の回路を構築可能か？
• RQ2 提案手法は、qubit数の増加に伴っても、システムサイズに依存しない定数の回路深さを達成するか？
• RQ3 制限された並列化や最小ゲート距離といったハードウェア固有の制約に、回路をどのように適合できるか？
• RQ4 構造的制約レイアウトにおいて、Qiskit や t|ket⟩ などのヒューリスティック量子回路最適化ツールに比べ、深さとゲート数の面で優れるか？
• RQ5 特に正則なプラケット配置において、既存の手法を上回るCNOT深さを達成しながら、低ゲート数を維持できるか？

主な発見

• 提案された回路は、5×5の格子に完全に正方形のプラケットのみを有する場合、システムサイズに依存せず常に定数の回路深さ14を達成し、先行研究の最適CNOT深さ12を上回る。
• 一般のプラケットレイアウト（三角形プラケットを含む）に対しても、回路深さは上限を持ち、システムサイズに依存せず、深さはO(1)にスケーリングする。
• CNOTゲート数は、N_C個のプラケットに対して4N_C + √N_Cに削減され、代替の正方形のみの方法の4.5N_C + 4√N_Cと比較して、混合レイアウトにおいてより効率的である。
• ヒューリスティック最適化ツール（例：Qiskit）では回路深さがシステムサイズに比例して線形に増加するが（2次スケーリング）、本手法では定数深さを維持する。これは、大規模系において顕著な優位性を示す。
• 制限されたゲート実行（例：ラインベースまたは距離制約）を持つハードウェアでも、近似的に最適な並列化を実現可能であり、現実のNISQデバイスに非常に適応可能である。
• 1ステップあたり1つのゲートタイプと方向のみを用いる構造的なゲートパターンにより、現在および近い将来の量子ハードウェアにおける効率的なコンパイルと実行が可能になる。