[論文レビュー] Modeling State in Software Debugging of VHDL-RTL Designs -- A Model-Based Diagnosis Approach

Bernhard Peischl, Franz Wotawa|arXiv (Cornell University)|Nov 3, 2003

Software Testing and Debugging Techniques参考文献 18被引用数 4

ひとこと要約

本稿では、時間展開されたプロセス実行を用いて状態および時間的動作を明示的に捉える値レベルモデルを拡張することで、VHDL-RTL設計における自動故障局所化のためのモデルベース診断手法を提示する。この手法により、信号の時間的変化をモデル化することで、順序回路における正確な故障局所化が可能となり、ISCA'S85ベンチマーク回路における実験的結果では、C6288において最大287件の単一故障診断と280万msの実行時間でスケーラビリティを示した。

ABSTRACT

In this paper we outline an approach of applying model-based diagnosis to the field of automatic software debugging of hardware designs. We present our value-level model for debugging VHDL-RTL designs and show how to localize the erroneous component responsible for an observed misbehavior. Furthermore, we discuss an extension of our model that supports the debugging of sequential circuits, not only at a given point in time, but also allows for considering the temporal behavior of VHDL-RTL designs. The introduced model is capable of handling state inherently present in every sequential circuit. The principal applicability of the new model is outlined briefly and we use industrial-sized real world examples from the ISCAS'85 benchmark suite to discuss the scalability of our approach.

研究の動機と目的

• 順序回路における状態の変化を伴うVHDL-RTL設計における故障局所化の自動支援の欠如に応えること。
• 既存のモデルベース診断技術を拡張し、ハードウェア設計における時間的動作および状態の進化を扱えるようにすること。
• プロセス意味論と時間的点での信号値をモデル化することで、デバッグのスケーラビリティと正確性を向上させること。
• 実世界の実用性を評価するため、ISCAS’85スイートの産業規模ベンチマークを用いて本手法を評価すること。
• シミュレーションと検証結果を診断モデルに統合する基盤を構築し、故障検出の精度を向上させること。

提案手法

• ドメインに依存しない診断エンジンと、VHDL-RTLソースコードから導出された言語固有のモデルを組み合わせたアプローチを採用する。
• 値レベルモデルはVHDLの構文および意味論を抽象化し、診断のためのコンponentとしてステートメントと式を表現する。
• プロセス実行を時間展開することでモデルを拡張し、時間的経過に伴う状態の進化を表す時間的インスタンスを生成する。
• プロセス意味論とイベント処理を統合することで、信号遷移および順序的動作をモデル化する。
• 観測された動作とモデルの仮定との整合性をチェックすることで診断を実行し、故障したコンponentの最小集合を同定する。
• 複数の時間ステップにわたる信号値の分析により、時間的および一点時間での両方の診断をサポートする。

実験結果

リサーチクエスチョン

• RQ1 モデルベース診断は、順序VHDL-RTL設計における状態および時間的動作をどのように扱えるように拡張できるか？
• RQ2 診断の正確性を保ちながら、値レベルモデルを時間経過にわたるプロセス実行を表現できるように拡張できるか？
• RQ3 本手法は、実世界の産業用回路ベンチマークにおいて計算スケーラビリティを示せるか？
• RQ4 時間的動作を組み込むことで、一点時間での分析に比べて故障局所化の精度がどのように向上するか？
• RQ5 シミュレーション結果の統合が、診断モデルの精度向上に与える影響は何か？

主な発見

• 時間展開されたプロセス実行と信号遷移のモデル化により、本拡張モデルは順序回路における状態進化を効果的に捉えた。
• ISCAS’85ベンチマークスイートにおいて、単一故障診断の中央値はC432で1件、C6288で306件を記録し、C6288では最大2,792,591msの実行時間がかかった。
• 単一故障診断の平均数はC432で1.40からC6288で287.02まで変動し、回路サイズの増大に伴い複雑性が増加することが示された。
• C6288は中央値実行時間122,317ms、最大実行時間2,792,591msを記録し、大規模設計における本手法の計算負荷の高さを示した。
• C7552（3,512ゲート）では平均4.75件の単一故障診断と平均8,219msの実行時間を得ており、産業規模回路へのスケーラビリティを示した。
• 本手法は時間経過にわたる正確な故障局所化を可能とし、一点時間分析を超えた順序回路デバッグにおける主な応用可能性を示した。