[論文レビュー] On Actual Preparation of Dicke State on a Quantum Computer

Chandra Sekhar Mukherjee, Subhamoy Maitra+2 more|arXiv (Cornell University)|Jul 3, 2020

Quantum Computing Algorithms and Architecture参考文献 10被引用数 6

ひとこと要約

本稿では、Dyck状態 |Dⁿₖ⟩ を準備するための最も効率的な決定的量子回路を提示している。CNOTおよび単一クオンタムゲートの数を最小限に抑え、ノイジィなIBMQハードウェアにおける誤り率も低減している。最適化されたゲートマッピングを導入し、部分的に定義されたユニタリ変換を活用してCNOTゲートを戦略的に配置することで、先行する回路と比較してibmqx2プロセッサ上での期待誤り率を低くした。|D⁴₂⟩ について実験的検証が行われた。

ABSTRACT

The exact number of CNOT and single qubit gates needed to implement a Quantum Algorithm in a given architecture is one of the central problems of Quantum Computation. In this work we study the importance of concise realizations of Partially defined Unitary Transformations for better circuit construction using the case study of Dicke State Preparation. The Dicke States $(\left|D^n_k ight>)$ are an important class of entangled states with uses in many branches of Quantum Information. In this regard we provide the most efficient Deterministic Dicke State Preparation Circuit in terms of CNOT and single qubit gate counts in comparison to existing literature. We further observe that our improvements also reduce architectural constraints of the circuits. We implement the circuit for preparing $\left| D^4_2 ight>$ on the "ibmqx2" machine of the IBM QX service and observe that the error induced due to noise in the system is lesser in comparison to the existing circuit descriptions. We conclude by describing the CNOT map of the generic $\left| D^n_k ight>$ preparation circuit and analyze different ways of distributing the CNOT gates in the circuit and its affect on the induced error.

研究の動機と目的

• 決定的Dyck状態準備に必要なCNOTおよび単一クオンタムゲートの数を最小限に抑えること。
• CNOTゲートの配置を最適化することで、特定のNISQアーキテクチャ（例：ibmqx2）における期待誤り率を低減すること。
• ハードウェア固有の誤りプロファイルに基づいて、回路レイアウトを微調整可能なフレームワークを構築すること。
• 提案された回路を実際のIBMQハードウェア（ibmqx2）で検証し、既存の実装と比較して優れた忠実度を示すこと。

提案手法

• 著者らは、CNOT数をO(kn)に抑える再帰的構成法を用いて、|Dⁿₖ⟩状態の決定的回路を設計した。これは、既知の最良理論的境界と一致する。
• IBMQアーキテクチャにおける低誤り結合にゲートを再配置することで、CNOT使用量を削減し、ゲートを分散配置する、革新的なマッピング戦略を適用した。
• ベルヌーイ確率変数を用いてCNOT誤りモデルを定義し、各CNOTの期待誤りはその物理的結合の誤り率e_ijに比例する。
• 部分的に定義されたユニタリ変換を用いて回路を再構成し、高誤り率の結合から低誤り率の結合へCNOTを移動させ、期待誤りを低減した。
• 最適化された回路のCNOTマップは、各物理的結合におけるCNOT数を示す重み付きグラフG_fとして表現された。
• 回路はIBMのibmqx2プロセッサに実装され、測定統計が理想結果と比較され、誤り低減の度合が定量化された。

実験結果

リサーチクエスチョン

• RQ1 決定的Dyck状態 |Dⁿₖ⟩ を準備するために必要なCNOTおよび単一クオンタムゲートの最小数は何か？
• RQ2 特定のNISQアーキテクチャ（例：ibmqx2）上で期待誤り率を最小化するために、CNOTゲートの配置をどのように最適化できるか？
• RQ3 部分的に定義されたユニタリ変換を用いて、ゲート数を増加させることなく、より誤り耐性の高い回路に再構成することは可能か？
• RQ4 実際の量子プロセッサの誤りプロファイルは、理想シミュレーションと比較して、Dyck状態準備の忠実度にどのように影響を与えるか？

主な発見

• 提案された |D⁴₂⟩ 回路は、決定的Dyck状態準備において、既知の最小CNOT数（11 CNOT、12 個の単一クオンタムゲート）を達成した。
• ibmqx2に実装した場合、最適化された回路（記号：𝒞̂₄,₂）は測定忠実度0.282103を達成し、これは理想分布に従っており、元の回路よりも顕著に近い。
• 最適化された回路の期待CNOT誤りは、5fₑ(e₀₁) + 3fₑ(e₀₂) + 3fₑ(e₁₂) + fₑ(e₁₃) に低減され、戦略的なゲート再配置が反映された。
• 回路のCNOTマップは、部分的に定義されたユニタリ変換を用いて再構成され、高誤り率の結合から低誤り率の結合へゲートを移動させ、全体の期待誤りが低減された。
• |D⁴₂⟩ の最適化された回路は、IBMQ上で実験的に検証され、既存の実装と比較してノイズ誘発誤りが低減した。
• 本手法は他のDyck状態へ一般化可能であり、|Dⁿₖ⟩ 用の一般的なCNOTマップが提供され、将来のNISQデバイスにおける誤りに配慮した回路設計を可能にした。