[論文レビュー] On the suitability of hBN as an insulator for 2D material-based ultrascaled CMOS devices

Theresia Knobloch, Yu. Yu. Illarionov+9 more|arXiv (Cornell University)|Aug 10, 2020

2D Materials and Applications参考文献 71被引用数 15

ひとこと要約

この論文は、ultrascaled 2D材料ベースのCMOSデバイスにおける六方晶窒化ホウ素（hBN）をゲートインシュレータとしての適性について批判的に評価する。欠陥のないhBNを前提とした理論的トンネル電流計算により、理想状態においても、1 nm未満の等価酸化膜厚さ（EOT）において、hBNはHfO₂やCaF₂と比較して、漏れ電流が数個のオーダーも高いことが示され、pMOSデバイスには不適切であり、低電源電圧下では他のインシュレータと比べて競争力に欠けることが明らかになった。

ABSTRACT

Complementary metal oxide semiconductor (CMOS) logic circuits at the ultimate scaling limit place the utmost demands on the properties of all materials involved. The requirements for semiconductors are well explored and could possibly be satisfied by a number of layered two-dimensional (2D) materials, like for example transition-metal dichalcogenides or black phosphorus. The requirements for the gate insulator are arguably even more challenging and difficult to meet. In particular the combination of insulator to semiconductor which forms the central element of the metal oxide semiconductor field effect transistor (MOSFET) has to be of superior quality in order to build competitive devices. At the moment, hexagonal boron nitride (hBN) is the most common two-dimensional insulator and widely considered to be the most promising gate insulator in nanoscaled 2D material-based transistors. Here, we critically assess the material parameters of hBN and conclude that while its properties render hBN an ideal candidate for many applications in 2D nanoelectronics, hBN is most likely not suitable as a gate insulator for ultrascaled CMOS devices.

研究の動機と目的

• ultrascaled 2D材料ベースのCMOSデバイスにおけるhBNをゲートインシュレータとしての適性を評価すること。
• hBNの制限要因が、物性的固有特性に起因するのか、それとも未熟なプロセス技術に起因するのかを特定すること。
• ultra薄形（1～6層）のhBNがナノスケールFETにおいて達成可能な限界性能を評価すること。
• 等価酸化膜厚さ（EOT）を基準に、hBNとSiO₂、HfO₂、CaF₂といった従来のインシュレータとのトンネル電流レベルを比較すること。
• 次世代低消費電力CMOS論理回路に求められる厳密な漏れ電流要件を満たせるかどうかを判断すること。

提案手法

• Tsu-Esakiトンネル効果モデルを用いて、欠陥のない単結晶hBNを対象としたトンネル電流の理論的モデリング。
• 密度汎関数理論（DFT）と非平衡グリーン関数（NEGF）形式を組み合わせ、hBNバリアを通過する電子輸送をシミュレート。
• hBNの誘電率（ε ≈ 5）に基づき、SiO₂（ε ≈ 3.9）などの標準的インシュレータと比較可能な等価酸化膜厚さ（EOT）を算出。
• EOTが1 nm未満の範囲で、hBN、SiO₂、HfO₂（ε ≈ 20）、CaF₂（ε ≈ 9）の各インシュレータにおける漏れ電流を比較。
• pMOSおよびnMOS構成における電流流れに与えるhBNの価電子帯端位置および有効トンネル質量の影響を評価。
• C、O、H不純物や欠陥クラスターなどの原子的欠陥が、トラップ補助トンネル（TAT）を強化する役割を果たすが、ベースラインモデルでは欠陥なしの状態を仮定している。

実験結果

リサーチクエスチョン

• RQ1 EOTが1 nm未満のultrascaled 2D CMOSデバイスにおいて、hBNは実用的なゲートインシュレータとして機能可能か？
• RQ2 同じEOT下で、hBNのトンネル電流レベルは、SiO₂、HfO₂、CaF₂といった従来の高κおよび広帯ギャップインシュレータと比べてどの程度か？
• RQ3 hBNの物性的固有特性（低誘電率、価電子帯端位置の相対的高さ）が、pMOSおよびnMOSトランジスタにおける性能に及ぼす制限の程度は？
• RQ4 ultra薄膜におけるhBNの性能不良は、材料的制限に起因するのか、それともプロセス工程で導入される欠陥に起因するのか？
• RQ5 低電源電圧で漏れ電流の懸念が軽減されるため、Tunnel FETなどのスティープスロープトランジスタ構造では、hBNが効果的に使用可能か？

主な発見

• 欠陥のない状態でも、EOT <1 nmにおけるhBNのトンネル電流は、HfO₂やCaF₂と比較して顕著に高く、ultrascaled CMOSに求められるレベルをはるかに上回る漏れ電流が生じる。
• EOTが1 nm未満の状態では、hBNは誘電率が低い（ε ≈ 5）、価電子帯端が相対的に高い、有効トンネル質量が中程度であるため、pMOSデバイスのゲートインシュレータとして極めて不適切である。
• 1.0 V未満で動作するnMOSデバイスでは、hBNは他のインシュレータと比較してわずかに劣るが、この電圧閾値を超えると漏れ電流が急激に増加する。
• 実際の欠陥を考慮しない理論的下限電流でも、hBNの漏れ電流は次世代低消費電力CMOS論理回路に求められる厳しい要件を満たせない。
• 厚さ5層以上の層で使用すれば、2D半導体の高キャリア移動度を支持できる優れたファンデルワールス界面を有するが、スケーリングされたゲートダイレクトリックとしてのhBNは、内在的なトンネル制限により失敗する。
• 合成法に応じたhBN内の欠陥状態やトラップ準位の包括的ベンチマークはまだ存在しないが、実際のデバイスでは欠陥に起因するトラップ補助トンネル（TAT）が主な漏れ電流メカニズムであると特定された。