[論文レビュー] Pecker: Bug Localization Framework for Sequential Designs via Causal Chain Reconstruction

J. F. Tang, Jianan Mu+4 more|arXiv (Cornell University)|Mar 3, 2026

Software Testing and Debugging Techniques被引用数 0

ひとこと要約

Pecker は Estimated Minimal Propagation Cycles を用いた時系列バックトラッキングとトレース pruning で原因を局在化し、HDL ベンチマーク上の最新SBFLベースラインを上回る。

ABSTRACT

Debugging represents a time-consuming and labor-intensive task in hardware design, with bug localization constituting a substantial portion of this process. While spectrum-based bug localization techniques have achieved remarkable success in software domains and shown promise for hardware description languages, their effectiveness severely degrades in sequential designs. Unlike software programs, hardware designs exhibit intrinsic temporal characteristics that create fundamental challenges: timing misalignment between bug activation and observation, and progressive error propagation through state elements that obscures the root cause. To address these limitations, we propose Pecker, a novel bug localization framework that reconstructs the broken causal chain in sequential designs. Our approach introduces two key innovations: temporal backtracking using Estimated Minimal Propagation Cycles to identify potential activation cycles, strategic trace pruning to eliminate state pollution effects. We evaluate Pecker on comprehensive benchmarks comprising both combinational and sequential circuits. Experimental results demonstrate that Pecker effectively localizes 51%/80%/85% bugs within Top-1/3/5 ranks respectively, significantly outperforming state-of-the-art techniques. Notably, Pecker maintains robust performance across circuit complexities while existing methods exhibit severe degradation on sequential designs.

研究の動機と目的

• タイミングと状態伝搬が根本原因を覆い隠す時系列ハードウェア設計におけるバグ局在の課題を動機づけ、対処する。
• 推定最小伝搬サイクル (EMPC) を用いた時系列バックトラッキング手法を導入し、潜在的なバグ活性化サイクルを特定する。
• 状態汚染を抑制するための戦略的トレース pruning と双重 suspiciousness スコアリング方式を採用する。
• 確立されたハードウェアのバグ局在ベンチマークとベースラインに対して Pecker を評価し、回路の複雑さを超えてロバスト性を示す。

提案手法

• HDL 用に特化したプログラム依存グラフ (PDG) を構築し、レジスタ間の時系列データフローをモデル化する。
• 観測された故障から遅延を逆伝播して最新の活性化サイクルを推定する EMPC（Estimated Minimal Propagation Cycles）を計算する。
• 各候補文について、活性化サイクル後のトレースを剪定して状態汚染ノイズを除去する。
• Activation-Execution-Failure (aef) および逆 Activation-Execution-Pass (1/aep) の二重 suspiciousness スコアリングを適用して文をランク付けする。

実験結果

リサーチクエスチョン

• RQ1 順序付きハードウェア設計での故障伝搬待機時間をどのように推定し、活性化と観察を結びつけるか。
• RQ2 トレース pruning は状態汚染を抑制し、HDL バグの故障局在精度を改善できるか。
• RQ3 latency-aware なバックトラッキング局在は、既存の HDL バグ局在手法（SBFL ベース）と比較してどうなるか。

主な発見

Design Type	Category	Approach	Top-1	%Top-1	Top-3	%Top-3	Top-5	%Top-5	MAR
Comb	Easy	Tarsel	7	58%	10	83%	11	92%	2.1
Comb	Easy	Detraque	10	83%	12	100%	12	100%	1.5
Comb	Easy	Wit-HW	8	67%	9	75%	9	75%	2.67
Comb	Easy	Pecker	10	83%	12	100%	12	100%	1.3
Comb	Medium	Tarsel	3	17%	6	33%	10	56%	12.3
Comb	Medium	Detraque	4	22%	9	50%	11	61%	12.2
Comb	Medium	Wit-HW	6	33%	7	39%	8	44%	13.9
Comb	Medium	Pecker	7	39%	16	89%	17	94%	6.3
Comb	Hard	Tarsel	1	9%	1	9%	3	27%	23.1
Comb	Hard	Detraque	1	9%	3	27%	4	36%	26.6
Comb	Hard	Wit-HW	2	18%	2	18%	3	27%	29.6
Comb	Hard	Pecker	4	36%	5	45%	6	55%	21.8
Comb	Overall	Tarsel	11	27%	17	41%	24	59%	12.2
Comb	Overall	Detraque	15	37%	24	59%	27	66%	12.9
Comb	Overall	Wit-HW	16	39%	18	44%	20	49%	14.8
Comb	Overall	Pecker	21	51%	33	80%	35	85%	9.0

• Pecker はベンチマーク集合で Top-1 / Top-3 / Top-5 のバグ局在率をそれぞれ 51% / 80% / 85% に局在させる。
• Pecker は平均 Mean First Rank (MFR) を 9.0 として、全体的な正確度でベースラインを上回る。
• EMPC に基づく活性化サイクル推定は、地上 truth の活性化サイクルと平均一致率 88% で整合する。
• トレースの切り捨て（ノイズ pruning）はベンチマーク全体で Top-1 / Top-3 / Top-5 の正確度を向上させ、完全な切り捨てが最良の総合性能をもたらす。
• アブレーション研究により、活性化局在の除去またはノイズの多いトレース pruning は性能を劣化させ、それらが本手法の本質的役割を強調する。