[論文レビュー] Reducing the CNOT count for Clifford+T circuits on NISQ architectures

Vlad Gheorghiu, Jiaxin Huang+3 more|arXiv (Cornell University)|Nov 24, 2020

Quantum Computing Algorithms and Architecture被引用数 6

ひとこと要約

本論文は、NISQアーキテクチャにおける制限されたキュービット接続性を考慮したClifford+T回路におけるCNOT ゲート数を低減するため、スライス・アンド・ビルド手法を提案する。この手法では、アダマールゲートで回路をスライスし、位相多項式と線形変換合成を用いてセグメントを再合成することで、SWAPベースのマッピングと比較して、CNOTのオーバーヘッドを最大50%まで低減する。特に9〜20キュービットのアーキテクチャにおけるランダム回路およびベンチマーク回路で顕著な効果を示す。

ABSTRACT

While mapping a quantum circuit to the physical layer one has to consider the numerous constraints imposed by the underlying hardware architecture. Connectivity of the physical qubits is one such constraint that restricts two-qubit operations, such as CNOT, to "connected" qubits. SWAP gates can be used to place the logical qubits on admissible physical qubits, but they entail a significant increase in CNOT-count. In this paper we consider the problem of reducing the CNOT-count in Clifford+T circuits on connectivity constrained architectures, like noisy intermediate-scale quantum (NISQ) computing devices. We "slice" the circuit at the position of Hadamard gates and "build" the intermediate {CNOT,T} sub-circuits using Steiner trees, significantly improving on previous methods. We compared the performance of our algorithms while mapping different benchmark and random circuits to some well-known architectures such as 9-qubit square grid, 16-qubit square grid, Rigetti 16-qubit Aspen, 16-qubit IBM QX5 and 20-qubit IBM Tokyo. Our methods give less CNOT-count compared to Qiskit and TKET transpiler as well as using SWAP gates. Assuming most of the errors in a NISQ circuit implementation are due to CNOT errors, then our method would allow circuits with few times more CNOT gates be reliably implemented than the previous methods would permit.

研究の動機と目的

• 制限されたハードウェア接続性の下で、Clifford+T回路におけるCNOT ゲート数を低減すること。
• 論理キュービットを物理的に接続されたキュービットにマッピングする際のSWAP ゲートによるオーバーヘッドを最小限に抑えること。
• CNOT ゲートが主なエラー要因であるため、NISQ回路の信頼性を向上させること。
• SWAP挿入に依存せず、接続性グラフを尊重するスケーラブルでハードウェアに配慮したコンパイル戦略を開発すること。

提案手法

• アダマール（H）ゲートで入力回路をスライスし、{CNOT, T, T†, S, S†, X, Y, Z}サブ回路を分離する。
• 各スライスについて、位相多項式と線形変換を計算し、再合成を支援する。
• PHASE-NW-SYNTH および LINEAR-TF-SYNTH アルゴリズムを用いて、パリティ項とSteiner木の原則に基づくCNOTネットワークを構築する。
• 接続性グラフ全体にわたるキュービットルーティングを最適化することで、CNOT数を最小化するため、Steiner木を適用する。
• 2つのバリアントを実装：CNOT-OPT-Aは位相多項式計算の前にスライスを行うが、CNOT-OPT-Bはグローバル位相多項式を最初に計算する。
• 9キュービットの正方形グリッド、16キュービットのIBM QX5、20キュービットのIBM Tokyoを含む実世界のアーキテクチャで性能を評価する。

実験結果

リサーチクエスチョン

• RQ1 アダマールゲートで回路をスライスすることで、接続性制約付きのClifford+T回路において、グローバル最適化よりもCNOT数を低減できるか？
• RQ2 NISQアーキテクチャにおいて、Steiner木に基づく再合成は、SWAPベースのマッピングと比較してCNOTオーバーヘッドでどのように差をつけるか？
• RQ3 局所的な回路セグメント再合成（CNOT-OPT-A）は、グローバル位相多項式再合成（CNOT-OPT-B）よりもCNOT数を低減する点で優れているか？
• RQ4 位相多項式に基づく合成は、CNOT数を著しく増加させることなく、Tゲート数をどの程度低減できるか？
• RQ5 Qiskit や TKET といった最先端のコンパイラーと比較して、本手法はCNOT効率でどの程度優れているか？

主な発見

• CNOT-OPT-Aは、ランダム回路においてQiskit や TKET よりも最大50%低いCNOTオーバーヘッドを達成し、SWAPテンプレートよりも顕著に低いCNOT数を実現した。
• ベンチマーク回路では、すべてのテストアーキテクチャにおいて、CNOT-OPT-AがSWAPテンプレートおよびQiskit/TKETの両方を上回る低いCNOTオーバーヘッドを達成した。
• CNOT-OPT-Aは、位相多項式再合成によって通常発生するCNOT数の増加を緩和する局所最適化により、CNOT-OPT-Bを上回った。
• 本手法は、1つのパス長ℓに対して約6(ℓ−1)個のCNOTが必要となるSWAPベースのマッピングよりも、低いCNOT数を達成した。
• 9〜20キュービットのアーキテクチャ（例：IBM Tokyo、Rigetti Aspen）におけるシミュレーションにより、多様な接続性グラフにおいて一貫した改善が確認された。
• 本手法はさまざまな回路タイプにわたり頑健であり、高度なキュービットマッピング機能を備えたコンパイラーと比較しても、測定可能な利点を示した。