[논문 리뷰] Redundant Logic Insertion and Fault Tolerance Improvement in Combinational Circuits

Padmanabhan Balasubramanian, R. T. Naayagi|arXiv (Cornell University)|2017. 07. 21.

Radiation Effects in Electronics참고 문헌 24인용 수 4

한 줄 요약

이 논문은 전체 회로 복제 없이 고장 내성 향상을 위해 고장 유형을 식별하고 부가 논리 회로를 삽입하는 표적적 방법을 제안한다. 진리표-고장 수록표를 사용하여 최적의 삽입 지점을 특정하고, 설계 지표 악화를 최소화하면서 고장 마스킹 능력을 향상시키며, 32/28nm CMOS 구현을 통해 고장 내성 향상 효과를 측정 가능하게 검증하였다.

ABSTRACT

This paper presents a novel method to identify and insert redundant logic into a combinational circuit to improve its fault tolerance without having to replicate the entire circuit as is the case with conventional redundancy techniques. In this context, it is discussed how to estimate the fault masking capability of a combinational circuit using the truth-cum-fault enumeration table, and then it is shown how to identify the logic that can introduced to add redundancy into the original circuit without affecting its native functionality and with the aim of improving its fault tolerance though this would involve some trade-off in the design metrics. However, care should be taken while introducing redundant logic since redundant logic insertion may give rise to new internal nodes and faults on those may impact the fault tolerance of the resulting circuit. The combinational circuit that is considered and its redundant counterparts are all implemented in semi-custom design style using a 32/28nm CMOS digital cell library and their respective design metrics and fault tolerances are compared.

연구 동기 및 목표

• 기존의 복제 기반 고장 내성 회로 설계 기법이 초래하는 높은 면적 및 전력 오버헤드 문제를 해결하기 위해.
• 조합 논리 회로 내에서 고장을 마스킹할 수 있도록 부가 논리 회로를 삽입할 수 있는 특정 논리 지점을 식별하기 위해.
• 원래 회로의 기능을 유지하면서 선택적 부가 논리 회로 삽입을 통해 고장 내성을 향상시키기 위해.
• 고장 내성 향상과 설계 지표 악화(예: 면적, 지연) 간의 상호 상관 관계를 평가하기 위해.
• 32/28nm CMOS 디지털 셀 라이브러리를 사용한 반사도 설계를 통해 방법을 검증하기 위해.

제안 방법

• 이 방법은 회로의 모든 입력 조합과 잠재적 고장 영향을 체계적으로 분석하기 위해 진리표-고장 수록표를 사용한다.
• 원래 기능을 변경하지 않으면서 고장을 마스킹할 수 있는 내부 노드를 식별한다.
• 선택된 노드에 부가 논리 회로를 삽입하여 회로의 내재된 부가성 덕분에 마스킹 가능한 고장 조합 수를 늘린다.
• 삽입된 논리 회로가 새로운 고장 민감 경로를 유도하거나 성능을 크게 떨어뜨리지 않도록 보장한다.
• 실제 설계 지표와 고장 내성을 평가하기 위해 32/28nm CMOS 디지털 셀 라이브러리를 사용해 회로를 합성한다.
• 고장 내성을 측정하기 위해 다양한 고장 모델 하에서 마스킹되는 고장 비율을 측정한다.

실험 결과

연구 질문

• RQ1 전체 복제 없이 조합 논리 회로에 선택적 부가 논리 회로를 삽입하여 고장 내성을 향상시킬 수 있는가?
• RQ2 부가 논리 회로 삽입 전후로 조합 논리 회로의 고장 마스킹 능력을 어떻게 추정할 수 있는가?
• RQ3 부가 논리 회로 삽입이 면적, 지연, 전력과 같은 주요 설계 지표에 어떤 영향을 미치는가?
• RQ4 고장 마스킹 능력을 극대화하기 위해 어떤 내부 노드가 부가 논리 회로 삽입에 가장 효과적인가?
• RQ5 기존의 복제 기반 기법과 비교했을 때 제안된 방법은 오버헤드와 고장 내성 향상 측면에서 어떻게 다른가?

주요 결과

• 제안된 방법은 선택적 부가 논리 회로 삽입을 통해 마스킹 가능한 고장 수를 늘림으로써 고장 내성을 성공적으로 향상시켰다.
• 고장 마스킹 능력은 정량적으로 향상되었으며, 진리표-고장 수록 분석에서 측정 가능한 성과가 관찰되었다.
• 전체 복제 기법 대비 훨씬 낮은 면적 및 지연 오버헤드로 고장 내성을 향상시켰다.
• 최적화된 노드에 부가 논리 회로를 삽입함으로써 원래 회로의 기능성이나 성능이 떨어지지 않았다.
• 32/28nm CMOS 구현을 통해 현대 공정 기술에서 이 방법의 실현 가능성과 확장성을 확인하였다.
• 연구 결과, 전체 복제 대비 표적적 부가 논리 삽입이 고장 내성에 있어 실현 가능한 대안임을 입증하였다.