[論文レビュー] Stack up your chips: Betting on 3D integration to augment Moore's Law scaling

Saurabh Sinha, Xiaoqing Xu+4 more|arXiv (Cornell University)|May 21, 2020

Parallel Computing and Optimization Techniques参考文献 19被引用数 9

ひとこと要約

本論文は、3次元統合を、2次元スケーリングの限界を超えてモアーズ法則のスケーリングを延長するための鍵となる技術として提唱している。3次元に配慮したマイクロアーキテクチャと物理的設計の共同最適化により、性能向上は最大12%、消費電力低減は最大40%を達成できる。本論文は、ハイブリッドボンディングやモノリシック統合といった高密度3次元技術を活用することで、接続遅延の短縮と計算密度の向上を実現し、従来の設計の分離を解除することで、その利点を最大限に引き出すことを強調している。

ABSTRACT

3D integration, i.e., stacking of integrated circuit layers using parallel or sequential processing is gaining rapid industry adoption with the slowdown of Moore's law scaling. 3D stacking promises potential gains in performance, power and cost but the actual magnitude of gains varies depending on end-application, technology choices and design. In this talk, we will discuss some key challenges associated with 3D design and how design-for-3D will require us to break traditional silos of micro-architecture, circuit/physical design and manufacturing technology to work across abstractions to enable the gains promised by 3D technologies.

研究の動機と目的

• 高密度3次元統合が、従来の2次元スケーリングの限界を超えてモアーズ法則のスケーリングをどのように拡張できるかを調査すること。
• 電源供給、熱管理、階層間接続性といった3次元設計における主な課題を特定し、それらに対処すること。
• 3次元に配慮したマイクロアーキテクチャと物理的設計の共同最適化が、顕著な性能向上およびエネルギー効率の改善を実現できることを示すこと。
• マイクロアーキテクチャ、回路設計、製造技術の間の従来の設計の分離を解除し、3次元最適化されたシステム設計を可能にするための提言を行うこと。

提案手法

• 3次元最適化されたCPUアーキテクチャの評価のためにgem5シミュレーションを用い、スタックされた階層にわたりL1およびL2キャッシュ容量を増加させた。
• 3次元次元における論理ブロックの近接配置により、長時間遅延が生じるパスの数を最小限に抑えるために、マルチティアーコプレースメントを実装した。
• 特に2次元面積が小さくなることで各バンプあたりの電流密度が上昇するため、3次元スタックにおける電源供給および熱制約を分析した。
• ハイブリッドボンディング（ピッチ ≤10 µm）や100nm未満の金属ビアピッチを有するモノリシック3次元統合を含む、高密度3次元技術を評価した。
• システムアーキテクチャ、回路設計、物理レイアウト制約を統合する3次元に配慮したEDAツールおよび共同設計フローを提案した。
• シリコン以外の材料（例：CNTFETやRRAM）を用いたモノリシック3次元統合を検討し、順次処理における熱的不適合性を克服した。

実験結果

リサーチクエスチョン

• RQ1 3次元統合は、現代のプロセッサにおいて、接続遅延を短縮し、性能およびエネルギー効率をどのように向上させることができるか？
• RQ2 高密度3次元スタックの実装において、電源供給や熱ホットスポットといった主な物理的およびアーキテクチャ的課題は何か？
• RQ3 従来の2次元設計と比較して、3次元に配慮したマイクロアーキテクチャ設計は、性能およびエネルギー効率をどの程度向上させられるか？
• RQ4 ハイブリッドボンディングやモノリシック3次元といった異なる3次元統合技術は、接続密度およびスケーラビリティの観点でどのように比較できるか？
• RQ5 システムアーキテクト、回路設計者、技術者との間の抽象化レベルを越えた協働は、3次元設計の潜在能力をどのように解き放つか？

主な発見

• 3次元最適化設計は、2次元設計と比較して最大12%の性能向上と最大40%の消費電力低減を達成した。主な要因は接続遅延の短縮とパス長の分布のタイトニングである。
• 3次元スタックにおけるマルチティアーコプレースメントは、長時間遅延が生じるパスの数を顕著に減少させ、タイミングクロージャーの改善に寄与した。
• ハイブリッドボンディングのような高密度3次元技術は、10 µm以下の接続ピッチを実現し、階層間での細粒度な機能ユニットの分割を可能にした。
• CNTFETやRRAMといった非シリコン材料を用いたモノリシック3次元統合は、100nm未満の金属ビアピッチを実現し、熱的不適合性を回避して順次処理を可能にした。
• 3次元最適化アーキテクチャ、例えばスタックドDRAMやモノリシック3次元メモリを備えたものでは、オフチップメモリアクセスを排除でき、エネルギー効率が桁違いに向上した。
• 3次元設計のフォートプライントは2次元設計と比較して最大50%まで縮小されたが、これにより1バンプあたりの電力密度が上昇し、高度な電源供給および熱管理が求められた。