[論文レビュー] Ternary circuits: why R=3 is not the Optimal Radix for Computation

Daniel Etiemble|arXiv (Cornell University)|Aug 19, 2019

Low-power high-performance VLSI design参考文献 13被引用数 5

ひとこと要約

この論文は、計算における基数 R = 3 が最適であるという長年の主張に挑戦し、実際の応用において三進回路が二進回路を上回らないことを主張する。MOSFETに類似したCNTFET技術を用いて、加算器、乗算器、標準論理素子などの三進実装が、二進実装と比較して常に顕著に多くのトランジスタを必要とすることを示している。一般的に2.5～2.6倍のトランジスタが必要となり、情報比 log(3)/log(2) が示す1.58倍の複雑さの利点を大きく上回っている。

ABSTRACT

A demonstration that e=2.718 rounded to 3 is the best radix for computation is disproved. The MOSFET-like CNTFET technology is used to compare inverters, Nand, adders, multipliers, D Flip-Flops and SRAM cells. The transistor count ratio between ternary and binary circuits is generally greater than the log(3)/log(2) information ratio. The only exceptions concern a circuit approach that combines two circuit drawbacks (an additional power supply and a circuit conflict between transistors) and only when it implements circuits based on the ternary inverter. For arithmetic circuits such as adders and multipliers, the ternary circuits are always outperformed by the binary ones using the same technology.

研究の動機と目的

• 計算における基数 R = e ≈ 2.718（四捨五入で R = 3）が最適であるという広く受け入れられた主張を反証すること。
• 三進回路が二進回路に比べて、ハードウェアの複雑さ、消費電力、面積、遅延の観点から実用的な利点を有するかどうかを評価すること。
• CNTFET技術を用いた三進と二進実装におけるトランジスタ数、接続回路のオーバーヘッド、電源供給要件を分析すること。
• 三進回路が実際に競争力を持つ可能性がある特定の状況を特定し、一般に二進回路に劣る理由を特定すること。

提案手法

• MOSFETに類似したCNTFET技術を用いて、同等の二進および三進論理ゲート（インバータ、NAND、NOR）および算術回路（1ビット加算器、8×8乗算器）のトランジスタ数を比較すること。
• 情報比 log(3)/log(2) ≈ 1.58 を、許容可能な複雑さのトレードオフのベンチマークとして用いて回路の複雑さを評価すること。
• 特に「中間レベル」実装がONトランジスタを介して行われる場合に、三進インバータ設計における複数の電源とDC電流経路の影響を分析すること。
• D-Flip-Flopおよびメモリセル（SRAM、DRAM）の三進および二進形態の性能を、トランジスタ数と静的消費電力の観点から評価すること。
• CNTFETベースの回路設計から得た実測データを用いて、異なる基数システムにおけるハードウェア複雑さを比較すること。
• Hurstの複雑さモデル C = k(R × log N / log R) を適用し、異なる基数におけるトランジスタコストの非一様性を考慮して修正すること。

実験結果

リサーチクエスチョン

• RQ1 理論的に R = e が計算において最適であるという主張は、実際のトランジスタレベルのハードウェア複雑さを評価した場合に成り立つか？
• RQ2 三進回路が、情報比 log(3)/log(2) が示す1.58倍以内のハードウェア複雑さを達成できるか？
• RQ3 三進回路が算術回路および順序回路において二進回路を上回らない理由となる、具体的な回路設計上のトレードオフは何か？
• RQ4 どのような条件下で（特にどの回路タイプや設計手法で）、三進回路は二進回路と競争力を持つことができるか？
• RQ5 理論的利点が三進（R = 3）にあるにもかかわらず、産業界の多値論理実装（例：MLC/TLCフラッシュ）が三進ではなく2の累乗の基数（M = 4, 8）を好むのはなぜか？

主な発見

• 理論的複雑さ最小値 R = e は非常に平坦であり、C(2) = C(4) = 2.885、C(3) = 2.718 であるため、R = 3 は R = 2 に対してわずか5.66%の改善にとどまる。
• 8×8乗算器において、三進回路は2,382のトランジスタを要する二進回路と比較して6,190トランジスタを必要とし、トランジスタ数比は2.60に達し、1.58の情報比を著しく上回っている。
• 三進1トリット加算器は124トランジスタを要するが、二進1ビット加算器は36トランジスタであり、比は3.44に達し、理論的な1.58の利点を著しく下回っている。
• 唯一、3トランジスタのONトランジスタアプローチで実装された三進インバータのみが、1.25のトランジスタ比を達成し、1.58の閾値を下回っているが、この設計は2つの電源を必要とし、DC電流の流れを引き起こす。
• その他のすべての三進実装（Dフリップフロップ、SRAMセルなど）は、二進同等品の1.58倍以上のトランジスタ数を要しており、比は1.33から2.5の範囲に達している。
• 三進回路における複数の電源とDC電流経路の使用は、顕著な欠点をもたらす：接続回路の複雑さと静的消費電力の増加であり、いかなる効率向上の恩恵も相殺する。