[論文レビュー] The impact of classical electronics constraints on a solid-state logical qubit memory

James E. Levy, Anand Ganti+6 more|ArXiv.org|Mar 31, 2009

Quantum Computing Algorithms and Architecture参考文献 21被引用数 3

ひとこと要約

本稿では、古典的電子回路およびネイティブゲート操作の現実的制約を考慮した、シリコン二重量子ドットアーキテクチャにおけるフェイルセーフな論理キュービットメモリを提案する。スケジューリング制限に起因するアイドル時間ペナルティにより、追加の抑制がなければエラー補正が無効化されるが、ダイナミカルデカップリング（DD）の統合によりアイドル時間に起因するエラーが低減され、デポラライジングノイズでは$5.5 \times 10^{-5}$、バイアスノイズでは$2.0 \times 10^{-5}$のエラー閾値が達成可能となる。これは30 nsのクロック周期下でも成立する。

ABSTRACT

We describe a fault-tolerant memory for an error-corrected logical qubit based on silicon double quantum dot physical qubits. Our design accounts for constraints imposed by supporting classical electronics. A significant consequence of the constraints is to add error-prone idle steps for the physical qubits. Even using a schedule with provably minimum idle time, for our noise model and choice of error-correction code, we find that these additional idles negate any benefits of error correction. Using additional qubit operations, we can greatly suppress idle-induced errors, making error correction beneficial, provided the qubit operations achieve an error rate less than $2 imes 10^{-5}$. We discuss other consequences of these constraints such as error-correction code choice and physical qubit operation speed. While our analysis is specific to this memory architecture, the methods we develop are general enough to apply to other architectures as well.

研究の動機と目的

• 固体量子ビットにおける古典的制御電子回路およびネイティブゲート集合の現実的制約を考慮したフェイルセーフな論理キュービットメモリアーキテクチャの設計を目的とする。
• CMOS統合およびルーティング制限によって制約を受ける物理的キュービット配置において、電子回路に起因するアイドル時間ペナルティが量子エラー補正の実用性に与える影響を調査することを目的とする。
• 特にダイナミカルデカップリング（DD）を含むエラー抑制戦略の有効性を、ハードウェアによって課せられるスケジューリング制約下で、アイドル時間に起因するエラーを軽減する観点から評価することを目的とする。
• ゲートエラー率およびクロック周期の制限を含む現実的なハードウェア仮定下でのフェイルセーフ動作のエラー閾値を特定することを目的とする。
• 実際のアーキテクチャ的制約下でエラー補正スケジュールの最適化およびエラー訂正符号の選定に役立つ一般的な手法を提供することを目的とする。

提案手法

• 制約を受けるキュービット配置および限られた相互接続性に適した、局所的かつ幾何的に整合性のあるエラー訂正符号として、Bacon-Shorコード（BS9）を用いる。
• ネイティブゲートセット（$X_{\pi/2}$、$Z_{\pi/2}$、CPHASE、およびアイデンティティゲート）を用いて、電子回路制約下での明示的スケジューリングを含むフェイルセーフなエラー補正手順を開発する。
• 物理エラー率の最大値を定量化し、論理エラー率が物理エラー率を下回る条件を示す指標として「エラー閾値」という指標を定義する。
• クローゼスティックおよび信号帯域幅の制限を満たしつつアイドル時間を最小限に抑えるため、ヒューリスティック手法を用いてスケジュールを最適化し、アイドルペナルティを低減する。
• アイドル期間中に、デコherenceを抑制するためのダイナミカルデカップリング（DD）パulses（具体的には$X$-idle-$X$-idleシーケンス）を適用し、有効なアイドルエラー率を2000倍低減する。
• デポラライジングノイズおよびバイアスノイズを含むノイズモデルを用い、$T_2/T_2^*$比から得られるエラー率を用いて、現実のデコherence条件下での性能を評価する。

実験結果

リサーチクエスチョン

• RQ1 古典的電子回路および限られたゲート操作に制約を受ける固体量子ビットメモリにおいて、量子エラー補正が有効であるか？
• RQ2 電子回路のスケジューリングに起因するアイドル時間ペナルティは、物理的キュービットアーキテクチャにおけるエラー補正の有効性にどのように影響を与えるか？
• RQ3 ハードウェア制約下で、ダイナミカルデカップリング（DD）がアイドル時間に起因するエラーをどれほど抑制でき、エラー補正の利点を回復できるか？
• RQ4 現実的なゲートエラー率およびクロック周期下で、フェイルセーフな論理キュービットメモリが達成可能なエラー閾値は何か？
• RQ5 CMOS統合された低温環境下のシステムにおけるレイアウトおよびルーティング制限は、エラー訂正符号の選定およびゲートスケジューリングにどのように影響を与えるか？

主な発見

• ダイナミカルデカップリング（DD）を適用しない場合、電子回路スケジューリングに起因するアイドル時間ペナルティにより、最適なスケジュールであってもエラー補正が無効化され、30 nsクロック周期下ではエラー閾値が得られない。
• X-Idle-X-Idle DDパulsesの適用により、有効なアイドルエラー率が2000倍低減される（$T_2/T_2^* = 60\,\text{ms}/3\,\mu\text{ns}$）、これにより顕著なエラー抑制が達成される。
• DDを適用した場合、30 nsクロック周期下でデポラライジングノイズモデルでは$5.5 \times 10^{-5}$、バイアスノイズモデルでは$2.0 \times 10^{-5}$のエラー閾値が達成される。
• エラー補正が有効であるためには、ゲートエラー率が$2 \times 10^{-5}$未満である必要があり、これはDDによるアイドルノイズ抑制がなければ達成不可能である。
• DDに必要な104個の追加$X$ゲートの導入によりゲート数が増加するが、実用的なエラー閾値を達成するには不可欠であり、ゲートオーバーヘッドとエラー抑制のトレードオフを示している。
• 本結果から、現実的なアーキテクチャにおけるエラー閾値は、より抽象的なモデルと比較して約20倍高いことが判明した。これはDDおよびスケジューリング制約に起因する追加ゲートオーバーヘッドによるものである。