[論文レビュー] Tile Calorimeter Upgrade Program for the Luminosity Increasing at the LHC

A. S. Cerqueira|arXiv (Cornell University)|Sep 30, 2015

Particle physics theoretical and experimental studies参考文献 9被引用数 4

ひとこと要約

本論文は、ハイグレジュエーション・リニューアル・リーダー（HL-LHC）に向けたATLASタイル・カロリメータのアップグレードを詳述しており、第2フェーズの強化に焦点を当てている：オフデバイスおよびオンデバイスの電子回路を置き換え、PMT信号をフロントエンドでデジタル化し、10 Gb/sの光通信によるデータ送信を可能にしている。TileMuonプロジェクトでは、第3層の信号を統合してミューオントリガー効率を向上させ、CERNで完全なデモンストレータードローラーが正常にテストされ、高レートのHL-LHC運用に適した新しい電子回路アーキテクチャの妥当性が裏付けられた。

ABSTRACT

The Tile Calorimeter (TileCal) is the central hadronic calorimeter of the ATLAS experiment at the Large Hadron Collider (LHC). The LHC is scheduled to undergo a major upgrade, in 2022, for the High Luminosity LHC (HL-LHC). The ATLAS upgrade program for high luminosity is split into three phases: Phase-0 occurred during $2013-2014$ and prepared the LHC for Run 2; Phase-I, foreseen for 2019, will prepare the LHC for Run 3, whereafter the peak luminosity reaches $2-3 imes 10^{34}$ cm$^{2}s^{-1}$; finally, Phase-II, which is foreseen for 2024, will prepare the collider for the HL-LHC operation ($5-7 imes 10^{34}$ cm$^{2}s^{-1}$). The TileCal main activities for Phase-0 were the installation of the new low voltage power supplies and the activation of the TileCal third layer signal for assisting the muon trigger at $1.0

研究の動機と目的

• LHCの高インテンシティ条件下でのトリガー効率および検出器性能の向上の必要性に対応する。
• HL-LHCのピークインテンシティ5–7×10³⁴ cm⁻²s⁻¹に耐えうるタイル・カロリメータにおける信号処理およびデータ伝送の改善。
• PMTパルスを検出器レベルでデジタル化する新しいフロントエンド電子回路の開発および試験。
• 第3層の信号（1.0 < |η| < 1.3）を用いてミューオントリガーの一致精度を向上させるTileMuonシステムの統合。
• 2016年設置の前に、スケールの大きなデモンストレータードローラーを用いて新しい電子回路アーキテクチャの検証。

提案手法

• 信号のデジタル化および処理を目的としたメインボードおよびドッターボードを備えた新しいオンデバイス電子回路システムの設計および実装。
• 12ビットADCを用い、40 MHzでサンプリングすることで、1枚のボードあたり12個の変更された3-in-1カードからの信号を高分解能でフロントエンドでデジタル化。
• バージョン3のドッターボードに、フェイルセーフと高スループットデータ処理を実現する2重の冗長FPGAを実装。
• GBTプロトコルを用いた10 Gb/sの光リンクを採用し、スープア・リードアウトドライバー（sROD）を介してバックエンドシステムへデジタル化されたデータを送信。
• 実際の運用環境に近い条件でテスト可能な、アナログおよびデジタル両方のトリガー系を統合したハイブリッドデモンストレータードローラーの構築。
• 2015–2016年のラボおよびテストビームキャンペーンを通じて、設置前の新しい電子回路の性能および信頼性を検証。

実験結果

リサーチクエスチョン

• RQ1 HL-LHCの5–7×10³⁴ cm⁻²s⁻¹のインテンシティに耐えうるよう、タイル・カロリメータのフロントエンド電子回路をどのように再設計できるか？
• RQ2 データスループットと冗長性を確保しつつ、PMT信号をフロントエンドで最適にデジタル化するアーキテクチャは何か？
• RQ3 第3層の信号（D層）をミューオントリガー系に統合することで、効率がどの程度向上するか？
• RQ4 スケールの大きなデモンストレータードローラーは、現実的な条件下で最終的な第2フェーズ電子回路システムを効果的に模擬できるか？
• RQ5 アナログ信号チェーンをデジタル化されたフロントエンド処理に置き換えることで、どの程度の性能向上が達成されるか？

主な発見

• メインボードバージョン2およびドッターボードバージョン3を搭載したデモンストレータードローラーがCERNで正常に製作・テスト・検証された。
• 新しい電子回路アーキテクチャにより、GBTプロトコルを用いたフロントエンドからバックエンドシステムへの10 Gb/sの光通信が可能になった。
• ドッターボードバージョン3には、完全に冗長なXilinx Kintex 7 FPGAsが2基搭載されており、フェイルセーフ性と高スループットを確保している。
• D層の信号（1.0 < |η| < 1.3）を用いるTileMuonシステムは設計・試験が完了し、2015年末までに運用開始のためのコンmissioning段階に入った。
• フェーズ0における低電圧電源の交換により、電子ノイズが低減し、検出器の信頼性が向上した。
• ラボおよびテストビームキャンペーンの結果、新しい電子回路の実現可能性と性能が確認され、デモンストレータードローラーは2016年末までに検出器に設置予定である。