[論文レビュー] Training a Fully Convolutional Neural Network to Route Integrated Circuits

Sambhav R. Jain, Kye Okabe|arXiv (Cornell University)|Jun 27, 2017

Advancements in Photolithography Techniques参考文献 17被引用数 7

ひとこと要約

本稿では、複数のレイヤーにわたる金属トラックおよびビア配置の最適化を予測することで、統合回路のネットをルーティングすることができる完全畳み込みニューラルネットワーク（FCN）を提案する。50,000件のレイアウトから成る合成データセットを用いてトレーニングされ、定められた設計ルールに従う。検証データにおいて92%のF₁スコアを達成し、ワイヤクラス選択、直交性、ビア配置といったルーティング制約の暗黙的学習と優れた一般化性能を示している。

ABSTRACT

We present a deep, fully convolutional neural network that learns to route a circuit layout net with appropriate choice of metal tracks and wire class combinations. Inputs to the network are the encoded layouts containing spatial location of pins to be routed. After 15 fully convolutional stages followed by a score comparator, the network outputs 8 layout layers (corresponding to 4 route layers, 3 via layers and an identity-mapped pin layer) which are then decoded to obtain the routed layouts. We formulate this as a binary segmentation problem on a per-pixel per-layer basis, where the network is trained to correctly classify pixels in each layout layer to be 'on' or 'off'. To demonstrate learnability of layout design rules, we train the network on a dataset of 50,000 train and 10,000 validation samples that we generate based on certain pre-defined layout constraints. Precision, recall and $F_1$ score metrics are used to track the training progress. Our network achieves $F_1\approx97\%$ on the train set and $F_1\approx92\%$ on the validation set. We use PyTorch for implementing our model. Code is made publicly available at https://github.com/sjain-stanford/deep-route .

研究の動機と目的

• 深層学習モデルが、統合回路ルーティングのための複雑なレイアウト設計ルールを暗黙的に学習できるかどうかを調査すること。
• 最小限のアーキテクチャ的バイアスでピン位置を多層ルーティングレイアウトにマッピングする完全畳み込みアーキテクチャを構築すること。
• モデルがさまざまなネット構成に一般化し、設計ルール制約下でもルーティング品質を維持できるかを評価すること。
• エンドツーエンドの合成ルールベースレイアウトでのトレーニングにより、ネットワークが明示的なアルゴリズム的ルーティング論理を必要とせずに最適なルーティング戦略を学習できることを示すこと。

提案手法

• モデルは、ピン位置と設計制約を表す符号化されたレイアウト入力を処理する15段階の完全畳み込みネットワーク（FCN）を使用する。
• 入力は、4つの金属レイヤーと3つのビアレイヤーにおけるピンと潜在的ルーティングトラックのピクセル単位、レイヤー単位のバイナリ表現として符号化される。
• FCNは8レイヤーのバイナリ予測を出力し、これはRGBレイアウトにデコードされて正解と比較可能になる。
• スコア比較器レイヤーは、raw FCN出力を各レイヤーごとの離散的ルーティング意思決定に変換し、ルーティング意味論と整合性を保つ。
• ネットワークはバイナリ交差エントロピー損失を用いてトレーニングされ、評価指標として正確度、再現度、F₁スコアが用いられる。
• トレーニングデータは、ワイヤクラス選択、トラック利用可能性、ビア配置ルールを含む、事前に定義されたレイアウト制約を用いて合成される。

実験結果

リサーチクエスチョン

• RQ1 完全畳み込みニューラルネットワークは、複雑な設計ルールを尊重しながら、統合回路レイアウトにおける1つのネットをルーティングできるか？
• RQ2 合成トレーニングデータから、類似した制約を持つ未観測の検証レイアウトにどの程度一般化できるか？
• RQ3 明示的なルールベースプログラミングなしに、ワイヤクラス選択やビア配置といった最適なルーティング戦略を暗黙的に学習できるか？
• RQ4 ピン数と複雑さが増加するレイアウトにおいて、モデルの性能はどの程度か？

主な発見

• トレーニングセットではF₁スコアが約97%に達しており、学習済みデータに対する強い学習能力を示している。
• 検証セットではF₁スコアが約92%に達しており、トレーニング性能からわずか5%の差にとどまり、良好な一般化性能を示している。
• ネットワークは適切なワイヤクラス（例：M₃を垂直用、M₄を水平用）の割り当てと、レイヤー間の交差部におけるビア配置を成功裏に学習している。
• 近接するピンには低い金属レイヤー（M₃–M₄）を、広く離れたピンには高いレイヤー（M₅–M₆）を優先して使用する。
• 対称的なピンレイアウトに対しては水平ブランチを好むなど、適応的ルーティングを示している。
• ピン数が増えると誤差率が上昇する傾向にあり、より複雑な構成にはより大きなまたは多様なトレーニングデータが必要である可能性を示唆している。