[論文レビュー] Ultra-High Density, High-Performance and Energy-Efficient All Spin Logic

Mrigank Sharad, Karthik Yogendra+3 more|arXiv (Cornell University)|Aug 10, 2013

Semiconductor materials and devices参考文献 20被引用数 4

ひとこと要約

本稿は、ナノ磁石の非揮発性および低電圧動作を活用して、超高密度、高性能、高エネルギー効率を実現する、完全にパイプライン化された3次元積層型すべてスピン論理（ASL）アーキテクチャを提案する。漏れのあるトランジスタをクロッキングに用いることで、電荷とスピン電流経路の間の分離を活用し、CMOSのオーバーヘッドを排除する。これにより、CMOSと同等の性能とパワー効率を実現するとともに、3次元統合において顕著な密度優位性を予測できる。

ABSTRACT

All Spin Logic gates employ multiple nano-magnets interacting through spin-torque using non-magnetic channels. Compactness, non-volatility and ultra-low voltage operation are some of the attractive features of ASL, while, low switching-speed (of nano-magnets as compared to CMOS gates) and static-power dissipation can be identified as the major bottlenecks. In this work we explore design techniques that leverage the specific device characteristics of ASL to overcome the inefficiencies and to enhance the merits of this technology, for a given set of device parameters. We exploit the non-volatility of nano-magnets to model fully-pipelined ASL that can achieve higher performance. Clocking of power supply in pipelined ASL would require CMOS transistors that may consume significantly large voltage headroom and area, as compared to the nano-magnets. We show that the use of leaky transistors can significantly mitigate such bottlenecks, without sacrificing energy-efficiency and robustness. Exploiting the inherent isolation between the biasing charge current and spin-current paths in ASL, we propose to stack multiple ASL metal layers, leading to ultra-high-density and energy-efficient 3-D computation blocks. Results for the design of an FIR filter show that ASL can achieve performance and power consumption comparable to CMOS while the ultra-high-density of ASL can be projected as its main advantage over CMOS.

研究の動機と目的

• すべてスピン論理（ASL）デバイスにおける低スイッチング速度および静的パワー消費のボトル neck を克服すること。
• ASLにおけるナノ磁石の非揮発性を活用して、高性能でエネルギー効率の高い計算を実現すること。
• パイプライン化されたASLにおけるCMOSクロッキング回路に起因する面積および電圧ヘッドルームオーバーヘッドを削減するため、それらを漏れのあるトランジスタに置き換えること。
• 複数のASL金属層を積み重ねることで、超高密度の3次元計算ブロックを実現すること。
• 実世界の応用、例えばFIRフィルタのような応用において、ASLがCMOSを上回る実現可能性と利点を示すこと。

提案手法

• ナノ磁石の非揮発性を活用して性能を向上させる完全にパイプライン化されたASLアーキテクチャの設計。
• 従来のCMOSトランジスタをクロッキングに用いるのではなく、漏れのあるトランジスタに置き換えることで、電圧ヘッドルームおよび面積オーバーヘッドを最小限に抑える。
• ASLにおける電荷電流経路とスピン電流経路の内在的分離を活用して、複数の金属層の垂直積層を可能にする。
• ASLブロックの3次元統合を実施し、超高密度および高エネルギー効率を達成する。
• ベンチマーク用途として有限インパulse応答（FIR）フィルタの実装を通じて設計の妥当性を検証する。
• 現実的なデバイスパラメータを前提に、性能、パワー、面積のトレードオフを分析し、スケーラビリティおよび効率を評価する。

実験結果

リサーチクエスチョン

• RQ1 パイプライン化されたASLが、ナノ磁石の低スイッチング速度を緩和しつつ、エネルギー効率を維持できるか？
• RQ2 漏れのあるトランジスタが、エネルギー効率や耐障害性を損なわずに、ASLにおけるクロッキングにためのCMOSトランジスタを効果的に置き換えられるか？
• RQ3 ASLの層の垂直積層が、電流経路間の分離を保ちながら、どれほど密度および性能の向上を実現できるか？
• RQ4 実際のデジタル回路、例えばFIRフィルタにおいて、ASLの性能およびパワー消費はCMOSと比べてどの程度か？
• RQ5 3次元積層ASLは、従来のCMOS技術に比べて、どの程度の密度優位性を示すと予測されるか？

主な発見

• クロッキングに漏れのあるトランジスタを用いることで、従来のCMOSに比べて電圧ヘッドルームおよび面積オーバーヘッドを低減できるが、エネルギー効率や耐障害性を損なわない。
• ASLにおけるパイプライン化により、ナノ磁石の非揮発的状態を活用して、クロックサイクル間でのデータ整合性を維持でき、より高い性能が実現できる。
• 複数のASL金属層の垂直積層により、電荷電流とスピン電流経路の間の内在的分離のおかげで、超高密度の3次元計算ブロックが実現できる。
• ASLベースのFIRフィルタは、CMOSと同等の性能およびパワー消費を達成しており、高性能で低消費電力な応用分野への実現可能性が検証された。
• 設計は、CMOSに比べて顕著な超高密度優位性を示すと予測されており、今後のナノスケールコンピューティングにおける有望な代替技術として位置づけられる。
• 結果から、ASLは、知的な回路レベル技術を組み合わせることで、ナノ磁石のスイッチング速度および静的パワーの主な制限要因を克服できることが示された。