[論文レビュー] Ultra-low Energy, High-Performance Dynamic Resistive Threshold Logic

Mrigank Sharad, Deliang Fan+1 more|arXiv (Cornell University)|Aug 8, 2013

Advanced Memory and Neural Computing参考文献 15被引用数 5

ひとこと要約

本稿では、非揮発性の抵抗性メモリを用いてしきい値論理ゲートにおける重みとしきい値を実装することで、超低消費電力で高性能な計算アーキテクチャを提案する。動的CMOSラッチを用いた比較演算と抵抗性メモリを組み合わせることで、従来のLUTベースのCMOS FPGAsと比較して、エネルギー遅延積が2桁以上低減され、高速でパイプライン化可能かつ再構成可能な論理ブロックに加え、エネルギー効率の高いインターコネクトを実現する。

ABSTRACT

We propose dynamic resistive threshold-logic (DRTL) design based on non-volatile resistive memory. A threshold logic gate (TLG) performs summation of multiple inputs multiplied by a fixed set of weights and compares the sum with a threshold. DRTL employs resistive memory elements to implement the weights and the thresholds, while a compact dynamic CMOS latch is used for the comparison operation. The resulting DRTL gate acts as a low-power, configurable dynamic logic unit and can be used to build fully pipelined, high-performance programmable computing blocks. Multiple stages in such a DRTL design can be connected using energy-efficient low swing programmable interconnect networks based on resistive switches. Owing to memory-based compact logic and interconnect design and highspeed dynamic-pipelined operation, DRTL can achieve more than two orders of magnitude improvement in energy-delay product as compared to look-up table based CMOS FPGA.

研究の動機と目的

• 再構成可能計算における従来のCMOSベースのFPGAの高い消費電力と面積オーバーヘッドを解決すること。
• エネルギー制約が厳しい環境や高スループットを要する応用に適した低消費電力で高性能な論理アーキテクチャを開発すること。
• 非揮発性の抵抗性メモリを活用して、静的消費電力を最小限に抑えた動的かつ再構成可能な論理演算を実現すること。
• コンactなメモリベースの論理とインターコネクトを用いて、スケーラブルでパイプライン化可能な計算ブロックを実現すること。

提案手法

• DRTLは、固定された重みとしきい値を格納する抵抗性メモリ素子を用いてしきい値論理ゲートを実装する。
• 動的CMOSラッチが重み付き和としきい値の比較演算を実行する。
• 複数のDRTL段階は、抵抗スイッチに基づく低スイングでプログラマブルなインターコネクトネットワークを介して接続される。
• 最小限の遅延と消費電力オーバーヘッドで高性能な動作を実現するため、完全なパイプライン化が可能である。
• 従来のCMOS論理ブロックに代えて、コンactで非揮発性のメモリ素子を用いることで、面積と消費電力を削減する。
• プログラマブルな抵抗性メモリにより再構成可能であり、電源を切っても論理の再構成が可能である。

実験結果

リサーチクエスチョン

• RQ1 抵抗性メモリを用いて、超低消費電力で効果的な動的しきい値論理を実装できるか？
• RQ2 DRTLは、従来のLUTベースのCMOS FPGAsと比較して、エネルギー遅延積と性能の面でどのように異なるか？
• RQ3 抵抗性メモリベースの論理とインターコネクトは、再構成可能計算システムにおける高速でパイプライン化された動作をサポートできるか？
• RQ4 メモリベースの論理アーキテクチャのスケーラビリティと再構成可能性の潜在的価値は何か？
• RQ5 メモリと論理の統合により、エネルギー遅延積を2桁以上低減できるか？

主な発見

• DRTLは、ルックアップテーブル（LUT）ベースのCMOS FPGAsと比較して、エネルギー遅延積において2桁以上の改善を達成した。
• 重みとしきい値に非揮発性の抵抗性メモリを用いることで、静的消費電力ゼロの持続的論理構成が可能になった。
• 動的CMOSラッチにより高速な比較演算が実現され、論理関数のパイプライン実行が可能になった。
• 低スイングで抵抗スイッチに基づくインターコネクトにより、DRTL段階間のエネルギー効率の高い通信が実現された。
• コンactでメモリベースの設計により、面積と消費電力を削減しながらも高い性能を維持した。
• 本アーキテクチャは、高スループット応用に適した完全なパイプライン化と再構成可能な計算ブロックをサポートしている。