[論文レビュー] A New Gate for Optimal Fault Tolerant & Testable Reversible Sequential Circuit Design.

Vishal Pareek|arXiv (Cornell University)|Oct 9, 2014

Quantum Computing Algorithms and Architecture参考文献 23被引用数 3

ひとこと要約

この修士論文では、パリティを保存する新しい可逆ゲート、Pareekゲートを提案し、最適化され、フェイルセーフでテスト可能な可逆順序回路（D、R-S、J-K、Tフリップフロップ、シフトレジスタ、カウンタを含む）を設計している。提案された設計は、既存の可逆回路と比較して、ゲート数、ゴミ出力、定数入力、量子コストの面で顕著な改善を達成しており、ストップアット故障および1ビット故障のオンライン・オフラインテスト可能性においても新たな貢献をしている。

ABSTRACT

With phenomenal growth of high speed and complex computing applications, the design of low power and high speed logic circuits have created tremendous interest. Conventional computing devices are based on irreversible logic and further reduction in power consumption and/or increase in speed appears non-promising. Reversible computing has emerged as a solution looking to the power and speed requirements of future computing devices. In reversible computing logic gates used are such that input can be generated by reversing the operation from output. A number of reversible combinational circuits have been developed but the growth of sequential circuits was not significant due to feedback and fanout was not allowed. However, allowing feedback in space, a very few sequential logic blocks i.e. flip-flops have been reported in literature. In order to develop sequential circuits, flip-flops are used in conventional circuits. Also good circuit design methods, optimized and fault tolerant designs are also needed to build large, complex and reliable circuits in conventional computing. Reversible flip-flops are the basic memory elements that will be the building block of memory for reversible computing and quantum computing devices. In this dissertation we plan to address above issues. First we have proposed a Pareek gate suitable for low-cost flip-flops design and then design methodology to develop flip-flops are illustrated. Further almost all flip-flops and some example circuit have been developed and finally these circuits have been converted into fault tolerant circuits by preserving their parity and designs of offline as well as online testable circuits have been proposed. In this dissertation work, we have also compared quantum cost as well as other parameters with existing circuits and shown a significant improvement in almost all parameters.

研究の動機と目的

• . さらなる順序回路構築のためのパリティ保存型可逆ゲートを設計すること。
• . ゲート数と量子コストを低減した最適化された可逆フリップフロップ（D、R-S、J-K、T）を開発すること。
• . ストロングビットおよびストップアット故障を検出可能な、フェイルセーフな可逆順序素子を実装すること。
• . 可逆Dフリップフロップのための新しいオフラインおよびオンラインテスト可能性機構を導入すること。
• . リソースのオーバーヘッドを最小限に抑えた効率的な可逆シフトレジスタおよびカウンタを設計すること。

提案手法

• . パリティ保存を特徴とする新しい可逆論理ゲートとしてPareekゲートを導入する。
• . ToffoliおよびCNOTゲートを用いてPareekゲートを実装し、量子回路実装を提示する。
• . 提案されたゲートを用いて、ゲート数とゴミ出力を最小限に抑えたポジティブ・レベルおよびネガティブ・レベルのD、R-S、J-K、Tフリップフロップを設計する。
• . マスタースレーブ型およびデュアルエッジトリガー型Dフリップフロップを実装し、フェイルセーフ性を向上させる。
• . パリティに基づく故障検出を用いて、Dフリップフロップのためのオフラインおよびオンラインテスト可能性方式を提案する。
• . リソース使用を最適化した可逆SIPO、PISOシフトレジスタおよびシフトレジスタカウンタを設計する。

実験結果

リサーチクエスチョン

• RQ1 . どのようにして、パリティを保存し、順序回路におけるリソースオーバーヘッドを低減する新しい可逆ゲートを設計できるか？
• RQ2 . ゲート数と量子コストを最小限に抑えた、可逆D、R-S、J-K、Tフリップフロップの最適な実装は何か？
• RQ3 . ストロングビットおよびストップアット故障の検出に効果的に統合できる、可逆順序回路におけるフェイルセーフ性はどのように実現できるか？
• RQ4 . 可逆Dフリップフロップのための最も効果的なオフラインおよびオンラインテスト戦略は何か？
• RQ5 . シフトレジスタおよびカウンタを、リソース消費を最小限に抑える可逆論理でどのように最適化できるか？

主な発見

• . 提案されたPareekゲートは、既存の可逆ゲートと比較してゲート数と量子コストを削減する。
• . 可逆Dフリップフロップの設計は、先行研究と比較して30–40％のゲート数およびゴミ出力の削減を達成している。
• . フェイルセーフDフリップフロップの設計により、ストップアット故障および1ビット故障を最小限の面積オーバーヘッドで検出可能である。
• . 本研究で初めて可逆論理においてオンラインテスト可能なDフリップフロップの設計が提案され、リアルタイムでの故障検出が可能になった。
• . 可逆シフトレジスタおよびカウンタの設計は、量子コストおよびハードウェア複雑性の面で顕著な改善を示している。
• . 提案された設計はコスト効率が良く、将来の新素材ナノテクノロジーを用いた可逆計算システムに適している。