[論文レビュー] A Space-Efficient Design for Reversible Floating Point Adder in Quantum Computing

Trung Duc Nguyen, Rodney Van Meter|arXiv (Cornell University)|Jun 17, 2013

Quantum Computing Algorithms and Architecture被引用数 6

ひとこと要約

この論文は、量子計算向けに空間効率的で可逆的な浮動小数点加算器を提示しており、従来の手法と比較して回路コストを68%削減する。アライメントおよび正規化ユニットの最適化により実現された。改良された可逆先頭ゼロカウンタ（RLZC）とコンバータを導入し、制御Vゲートを用いたフェイルセーフ設計を可能にした。ゴミキュービットの管理についても検討しているが、浮動小数点演算は本質的に両方の入力を保持する必要があるため、量子システムにおけるスケーラビリティに制限があることを認めている。

ABSTRACT

Reversible logic has applications in low-power computing and quantum computing. However, there are few existing designs for reversible floating-point adders and none suitable for quantum computation. In this paper we propose a space-efficient reversible floating-point adder, suitable for binary quantum computation, improving the design of Nachtigal et al. Our work focuses on improving the reversible designs of the alignment unit and the normalization unit, which are the most expensive parts. By changing a few elements of the existing algorithm, including the circuit designs of the RLZC (reversible leading zero counter) and converter, we have reduced the cost about 68%. We also propose fault-tolerant designs for the circuits. The KQ for our fault-tolerant design is almost sixty times as expensive as for a 32-bit fixed-point addition. We note that the floating-point representation makes in-place, truly reversible arithmetic impossible, requiring us to retain both inputs, which limits the sustainability of its use for quantum computation.

研究の動機と目的

• 量子計算に適した効率的で可逆的な浮動小数点加算器設計の不足を解消すること。
• 特にアライメントおよび正規化ユニットにおいて高いリソースコストを示す既存の可逆浮動小数点加算器のコストを低減すること。
• ゴミキュービットの出力を最小限に抑え、量子システムにおける回路の持続可能性を向上させること。
• 制御Vおよび制御V†ゲートの最適化分解を用いてフェイルセーフ動作を可能にすること。
• 浮動小数点演算において、インプレースで完全に可逆な演算は不可能であるが、慎重な回路最適化によりリソースオーバーヘッドを最小限に抑えること。

提案手法

• アライメントおよび正規化ユニットにおける量子コストを低減するために、可逆先頭ゼロカウンタ（RLZC）およびコンバータ回路を改善した。
• NTR設計からの非効率な部品を最適化された可逆論理に置き換え、総コストを68%削減した。
• ゴミ出力を最小限に抑えるために、ベネットの可逆計算フレームワークを採用し、入力を保持するとともにユニタリ演算を用いた。
• フェイルセーフ版は、T深さ最適化を施した分解済みの制御Vおよび制御V†ゲートを用いて構築した。
• 28ビットの可逆加算器は、27個の可逆フルアダー（RFA）ゲートおよび1個の可逆ハーフアダー（RHA）ゲートを用いて実装された。
• 効率的なゲートレベル実装のため、ペレスゲートの代わりにTRゲートとバレンコ分解を採用した。

実験結果

リサーチクエスチョン

• RQ1 可逆浮動小数点加算器の量子コストを著しく低減しつつ、正しさを維持するにはどうすればよいか？
• RQ2 アライメントおよび正規化ユニットにどのような変更を加えると、可逆浮動小数点演算において最も高い効率向上が得られるか？
• RQ3 許容可能なリソースオーバーヘッドで、浮動小数点演算にフェイルセーフな可逆回路を構築できるか？
• RQ4 なぜインプレースで真に可逆な浮動小数点加算は、量子回路において根本的にな不可能なのか？
• RQ5 可逆浮動小数点演算において、ゴミキュービットの管理をどの程度まで最小限に抑えられるか？

主な発見

• 提案された設計は、NTR設計と比較して、可逆浮動小数点加算器の量子コストを約68%削減した。
• ゴミ出力の数が顕著に減少し、量子計算における回路の持続可能性が向上した。
• フェイルセーフ版の加算器のKQ（リソースコスト）は、32ビット固定小数点加算器の約60倍高い。
• 浮動小数点加算は、非一対一写像のため、真にインプレースで可逆にすることは不可能であり、両方の入力と出力を保持する必要があることが確認された。
• 最適化されたRLZCおよびコンバータ回路の使用により、加算器の最も高コストな部品におけるコスト削減が顕著に達成された。
• T深さ4および6をそれぞれ達成した、フェイルセーフなRFSおよびRHSゲートが、制御Vゲートの分解を用いて成功裏に実装された。