[論文レビュー] Bounds to electron spin qubit variability for scalable CMOS architectures

Jesús D. Cifuentes, Tuomo Tanttu+19 more|arXiv (Cornell University)|Mar 27, 2023

Semiconductor materials and devices参考文献 66被引用数 4

ひとこと要約

本論文は、原子スケールのSi/SiO2界面粗さがシリコンCMOSアーキテクチャにおける電子スピンキュービットのばらつきに与える影響を、12個のデバイスにおける実験と、アトミスティックなタイトバインディングおよび経路積分モンテカルロシミュレーションを組み合わせて調査している。本研究では、バルクスプリング、g因子、交換結合といった主要なキュービットパラメータが、耐障害性の高い制御手法と組み合わせることで、スケーラブルな量子計算に耐えうる範囲内で有界なばらつきを示すことを示している。

ABSTRACT

Spins of electrons in CMOS quantum dots combine exquisite quantum properties and scalable fabrication. In the age of quantum technology, however, the metrics that crowned Si/SiO2 as the microelectronics standard need to be reassessed with respect to their impact upon qubit performance. We chart the spin qubit variability due to the unavoidable atomic-scale roughness of the Si/SiO$_2$ interface, compiling experiments in 12 devices, and developing theoretical tools to analyse these results. Atomistic tight binding and path integral Monte Carlo methods are adapted for describing fluctuations in devices with millions of atoms by directly analysing their wavefunctions and electron paths instead of their energy spectra. We correlate the effect of roughness with the variability in qubit position, deformation, valley splitting, valley phase, spin-orbit coupling and exchange coupling. These variabilities are found to be bounded and lie within the tolerances for scalable architectures for quantum computing as long as robust control methods are incorporated.

研究の動機と目的

• 原子スケールのSi/SiO2界面粗さがCMOS互換アーキテクチャにおける電子スピンキュービット性能に与える影響を定量化すること。
• バルクスプリング、g因子、交換結合といったキュービットパラメータのばらつきが、スケーラブルな量子プロセッサにとって許容可能な範囲内に収まっているかどうかを評価すること。
• 大規模デバイス（数百万原子）における電子波動関数および経路をシミュレートするために、アトミスティックなタイトバインディング法および経路積分モンテカルロ法を発展的・応用的に開発すること。
• ゲート電圧によるキュービットパラメータのチューニング可能性を評価し、ばらつきを補償するための電圧オフセット偏差（VOD）を特定すること。
• 大規模かつ高精度な量子計算を実現するにあたり、耐障害性の高い制御戦略がばらつきを効果的に管理できるかどうかを確立すること。

提案手法

• 実際の界面粗さを再現するシリコン量子ドットにおける電子波動関数をモデル化するために、アトミスティックなタイトバインディングシミュレーションを採用する。
• 経路統計と作用最小化を分析することで交換結合を計算するために、メトロポリスサンプリングを用いた経路積分モンテカルロ（PIMC）を適応する。
• 有効質量、二重量子ドットポテンシャル（VDQD）、およびステップ関数σ(z)を用いたSi/SiO2界面ポテンシャルを含む3次元ハミルトニアンを用いる。
• チェーンルール分解を用いて、トップゲートと横方向ゲートの寄与を組み合わせ、主要パラメータのdσ/dVを推定する電圧チューニングシミュレーションを実施する。
• 各キュービットパラメータを平均値にチューニングするために必要な電圧範囲を定量化するための「電圧オフセット偏差（VOD）」指標を導入する。
• COMSOLを用いたDQDポテンシャルデータおよびFigshareを用いたコード・データを活用し、12個のCMOSスピンキュービットデバイスからの実験データとシミュレーションを検証した。

実験結果

リサーチクエスチョン

• RQ1 Si/SiO2界面の原子スケール粗さは、バルクスプリングやg因子といった主要なスピンキュービットパラメータのばらつきにどのように影響を与えるか？
• RQ2 現実的なCMOSアーキテクチャにおいて、交換結合およびスピン軌道結合のばらつきはどの程度有界に保たれるか？
• RQ3 キュービットパラメータのばらつきを補償するための必要な電圧チューニングは、ゲート制御の限界内で実際に達成可能か？
• RQ4 界面粗さと、それに起因するバルクスプリング位相およびスピン軌道結合のフラクチュエーションとの関係は何か？
• RQ5 大規模系におけるキュービットパラメータばらつきの予測において、アトミスティックシミュレーションと経路積分モンテカルロ法はどのように比較されるか？

主な発見

• バルクスプリングのばらつきは、電圧オフセット偏差（VOD）が0.58 Vであるため、有界であり、ゲート電圧による補償が可能であることが示された。
• [110]面内方向のg因子ばらつきのVODは9.1 Vである一方、[100]方向ではわずか0.23 Vであり、強い方位依存性が確認された。
• 交換結合のばらつきはVODが0.09 Vと低く、高いチューニング性とスケーラブルなアーキテクチャにおける制御可能性を示している。
• バルクスプリング、g因子、交換結合のばらつきすべてが、耐障害性の高い制御手法と組み合わせることで、スケーラブルな量子計算に耐えうる範囲内に収まっている。
• 8000個の時間スライスとβℏ = 4 psを用いた経路積分モンテカルロシミュレーションは収束を示し、分配関数における∆Sを介した交換エネルギーの信頼性の高い推定が可能である。
• 本研究は、界面粗さが存在してもキュービットパラメータのばらつきが有界かつ制御可能であることを確認した。これにより、CMOSベースのスピンキュービットアーキテクチャのスケーラビリティが裏付けられた。