[論文レビュー] CLR-DRAM: A Low-Cost DRAM Architecture Enabling Dynamic Capacity-Latency Trade-Off

Haocong Luo, Taha Shahroodi+6 more|arXiv (Cornell University)|May 26, 2020

Parallel Computing and Optimization Techniques参考文献 84被引用数 9

ひとこと要約

CLR-DRAM は、DRAMサブアレイに分離トランジスタを追加することで、高容量モードと低遅延モードの間で動的に行単位の再構成が可能な低コストなDRAMアーキテクチャである。隣接するセルとセンスアンプを結合することで高速アクセスを実現し、必要に応じて高密度を維持する。これにより、4コアマルチプロ gramm なワークロード全体で平均してシステム性能が18.6%向上し、DRAMのエネルギー消費を29.7%削減する。

ABSTRACT

DRAM is the prevalent main memory technology, but its long access latency can limit the performance of many workloads. Although prior works provide DRAM designs that reduce DRAM access latency, their reduced storage capacities hinder the performance of workloads that need large memory capacity. Because the capacity-latency trade-off is fixed at design time, previous works cannot achieve maximum performance under very different and dynamic workload demands. This paper proposes Capacity-Latency-Reconfigurable DRAM (CLR-DRAM), a new DRAM architecture that enables dynamic capacity-latency trade-off at low cost. CLR-DRAM allows dynamic reconfiguration of any DRAM row to switch between two operating modes: 1) max-capacity mode, where every DRAM cell operates individually to achieve approximately the same storage density as a density-optimized commodity DRAM chip and 2) high-performance mode, where two adjacent DRAM cells in a DRAM row and their sense amplifiers are coupled to operate as a single low-latency logical cell driven by a single logical sense amplifier. We implement CLR-DRAM by adding isolation transistors in each DRAM subarray. Our evaluations show that CLR-DRAM can improve system performance and DRAM energy consumption by 18.6% and 29.7% on average with four-core multiprogrammed workloads. We believe that CLR-DRAM opens new research directions for a system to adapt to the diverse and dynamically changing memory capacity and access latency demands of workloads.

研究の動機と目的

• 従来のDRAM設計では動的ワークロード要件に応じて変化できない静的容量-遅延トレードオフを解消すること。
• 高容量モードと低遅延モードの間で、細粒度かつランタイムでのDRAM行の再構成を可能にすること。
• ストレージ密度を損なわず、チップ面積を著しく増加させない低コストでハードウェア効率の良い再構成性を実現すること。
• 多様で変化するメモリワークロード下でのシステム性能とエネルギー効率の向上を図ること。
• ワークロードの動的変化に応じて反応可能な適応型メインメモリアーキテクチャの新たな研究方向性を開くこと。

提案手法

• 各DRAMサブアレイに分離トランジスタを導入し、個々の行を2つのモード間で動的に再構成可能にする。
• 最大容量モードでは、分離トランジスタを選択的に有効化することで、各DRAMセルが独立して動作し、商用DRAMの密度を保つ。
• 高性能モードでは、すべての分離トランジスタを有効化し、隣接する2つのDRAMセルとそのセンスアンプを1つの論理セルに結合し、共有で強力なセンスアンプを備える。
• 差動センシングと二重センスアンプ動作を活用し、ビットラインの両端から駆動することで、行アクティベートおよびプリチャージの遅延を低減する。
• 結合されたセンスアンプを用いて、センシングおよびプリチャージ操作を高速化し、アクセス遅延とリフレッシュオーバーヘッドを削減する。
• インターフェースの意味論を変更せずに行単位で動作するため、従来のDRAMコントローラーやメモリアクセスプロトコルとの後方互換性を維持する。

実験結果

リサーチクエスチョン

• RQ1 低コストなハードウェアコストで、DRAMアーキテクチャが個々の行を高容量モードと低遅延モードの間で動的に再構成可能か。
• RQ2 動的再構成が、多様なワークロード全体でシステム性能とエネルギー効率をどの程度向上できるか。
• RQ3 提案された分離トランジスタ機構が、顕著な面積またはパワーのオーバーヘッドを伴わず、高密度と低遅延の両方を実現できるか。
• RQ4 CLR-DRAM は静的非均一DR初期設計と比較して、性能とエネルギーにどのような影響を及ぼすか。
• RQ5 CLR-DRAM は、既存のDRAM内キャッシュや遅延低減技術と組み合わせて、さらなる性能向上を達成できるか。

主な発見

• CLR-DRAM は、必要なときに動的遅延低減を可能にすることで、4コアマルチプロ gramm なワークロード全体で平均18.6%のシステム性能向上を実現する。
• 結合されたセンスアンプによりアクセス遅延とリフレッシュオーバーヘッドを低減することで、DRAMのエネルギー消費を平均29.7%削減する。
• このアーキテクチャは、静的低遅延DR初期設計と同等の性能向上を達成するが、変化するワークロード要件に完全に適応可能である。
• 分離トランジスタの追加により、最小限の面積オーバーヘッドで行単位の再構成が可能となり、最大容量モードでも高密度を維持する。
• 高性能モードでは、二重センスアンプによりビットライン両端からの同時センシングが可能になり、行アクティベートおよびプリチャージの遅延が低減する。
• CLR-DRAM は、既存のDRAM内キャッシュや遅延低減技術と直交しており、組み合わせることでさらなる性能向上が可能である。