[論文レビュー] Combinatorial Optimization by Decomposition on Hybrid CPU--non-CPU Solver Architectures

Ali Narimani, Seyed Saeed Changiz Rezaei+1 more|arXiv (Cornell University)|Aug 11, 2017

Formal Methods in Verification参考文献 19被引用数 6

ひとこと要約

本稿では、kコア分解を用いた問題分解手法を提案し、ハイブリッドCPU–非CPUアーキテクチャが大規模な最大クリーク問題をより効率的に解けるようにする。元のグラフをより小さな密集した部分問題に還元することで、D-Wave 2000Qのような21ノードの非CPUデバイスが334,863頂点のcom-Amazonグラフにおける最大クリーク問題を解くことが可能となり、従来のアルゴリズムと比較して実行時間のオーダーが桁違いに改善される。

ABSTRACT

The advent of new special-purpose hardware such as FPGA or ASIC-based annealers and quantum processors has shown potential in solving certain families of complex combinatorial optimization problems more efficiently than conventional CPUs. We show that to address an industrial optimization problem, a hybrid architecture of CPUs and non-CPU devices is inevitable. In this paper, we propose problem decomposition as an effective method for designing a hybrid CPU--non-CPU optimization solver. We introduce the required algorithmic elements for making problem decomposition a viable approach in meeting the real-world constraints such as communication time and the potential higher cost of using non-CPU hardware. We then turn to the well-known maximum clique problem, and propose a new method of decomposition for this problem. Our method enables us to solve the maximum clique problem on very large graphs using non-CPU hardware that is considerably smaller than the size of the graph. As an example, we show that the maximum clique problem on the com-Amazon graph, with 334,863 vertices and 925,872 edges, can be solved with a single call to a device that can embed a fully connected graph of size at least 21 nodes, such as the D-Wave 2000Q. We also show that our proposed problem decomposition approach can improve the runtime of two of the best-known classical algorithms for large, sparse graphs, namely PMC and BBMCSP, by orders of magnitude. In the light of our study, we believe that new non-CPU hardware that is small in size could become competitive with CPUs if it could be either mass produced and highly parallelized, or able to provide high-quality solutions to specific, small-sized problems significantly faster than CPUs.

研究の動機と目的

• 従来のCPUでは解きにくい大規模な組合せ最適化問題を、量子アニーリングやデジタルアニーリングなどの新興非CPUハードウェアを活用することで克服すること。
• 非CPUデバイスのサイズ制限がある状況でも、CPUと非CPUデバイスを組み合わせた実用的なハイブリッドアーキテクチャを設計すること。
• 非CPUデバイスが大規模なインスタンスを解けるようにするため、部分問題の数と通信オーバーヘッドを最小限に抑える問題分解戦略を開発すること。
• 特に大規模でスパースなグラフに対して、NP困難な最大クリーク問題における分解の有効性を示すこと。
• 非CPUハードウェアが、適切に選ばれた小さな部分問題に対して高速かつ高品質な解を提供する場合、CPUと同等の性能を発揮できる条件を明らかにすること。

提案手法

• 本手法は、入力グラフを再帰的に小さな密集した部分グラフに分割するkコア分解を用い、最大クリーク問題を複数の小さなインスタンスに還元する。
• 各部分問題は元のグラフのkコアから導出され、部分グラフが密集しており、qubit数やノード数に制限のある非CPUハードウェアに適していることを保証する。
• 各部分問題における最大クリークサイズの上界を推定するためにDSATUR彩色アルゴリズムが適用され、グローバルな最大クリークを含まない部分問題の pruning が可能になる。
• 分解プロセスは時間計算量が多項式であるため、分枝限定法のような指数時間法と比較してスケーラビリティが高く、オーバーヘッドが小さい。
• 1回の非CPUデバイス呼び出しで、21ノード以上の完全グラフを埋め込める（例：D-Wave 2000Q）デバイスを用いることで、非常に大きなグラフにおける最大クリーク問題を解ける。
• PMC や BBMCSP などの従来のソルバと統合され、特に大規模でスパースなグラフにおいて、実行時間がオーダー単位で高速化される。

実験結果

リサーチクエスチョン

• RQ1 小さな非CPUハードウェアの適用範囲を大規模な組合せ最適化問題にまで拡大できるか？
• RQ2 ハイブリッドCPU–非CPUアーキテクチャにおいて、部分問題の数と通信コストを最小限に抑えるために、どのように分解を設計できるか？
• RQ3 グラフの密度がkコアに基づく分解の有効性に与える影響は何か？
• RQ4 部分問題生成と実行時間の観点から、分解ベースの手法が従来の分枝限定法を上回るか？
• RQ5 どのような条件下で、小型で特化した非CPUハードウェアが大規模な最適化問題を解く上でCPUと同等の性能を発揮できるか？

主な発見

• 334,863頂点、925,872エッジを有するcom-Amazonグラフにおける最大クリーク問題が、21ノードの完全グラフを埋め込める非CPUデバイス（例：D-Wave 2000Q）を1回の呼び出しで解ける。
• 本手法により、特に密度の高い領域において、分枝限定法と比較して部分問題の数が顕著に削減される。
• 大規模でスパースなグラフにおいて、PMC や BBMCSP といった従来のアルゴリズムの実行時間がオーダー単位で向上する。
• 部分問題の数はグラフ密度に伴い良好にスケーリングされ、密度が0.2未満の非常にスパースなグラフでは、DSATUR彩色による有効なプルーニングにより部分問題数が0にまで低下する。
• 非CPUハードウェアのサイズを45ノードから65ノードに増加させても、部分問題数の削減はわずかにしか得られず、リターンの逓減が顕著である。
• 多項式時間で部分問題を生成し、上界によるプルーニングを実施するため、本手法はスケーラブルで実世界への導入に実用的である。