[論文レビュー] Effects of Interaction Distance on Quantum Addition Circuits

Byung-Soo Choi, Rodney Van Meter|arXiv (Cornell University)|Sep 25, 2008

Quantum Computing Algorithms and Architecture参考文献 22被引用数 6

ひとこと要約

本稿は、量子アーキテクチャにおける相互作用距離が正確な量子加算回路の速度に与える影響を調査する。グラフ埋め込みを用いて論理回路を最近接アーキテクチャにマッピングすることで、k次元格子における深さの下界が Ω(log n) から Ω(√[k]{n}) に上昇することを証明し、ハードウェア制約に起因する根本的な性能低下を明らかにする。

ABSTRACT

We investigate the theoretical limits of the effect of the quantum interaction distance on the speed of exact quantum addition circuits. For this study, we exploit graph embedding for quantum circuit analysis. We study a logical mapping of qubits and gates of any $\Omega(\log n)$-depth quantum adder circuit for two $n$-qubit registers onto a practical architecture, which limits interaction distance to the nearest neighbors only and supports only one- and two-qubit logical gates. Unfortunately, on the chosen $k$-dimensional practical architecture, we prove that the depth lower bound of any exact quantum addition circuits is no longer $\Omega(\log {n})$, but $\Omega(\sqrt[k]{n})$. This result, the first application of graph embedding to quantum circuits and devices, provides a new tool for compiler development, emphasizes the impact of quantum computer architecture on performance, and acts as a cautionary note when evaluating the time performance of quantum algorithms.

研究の動機と目的

• 相互作用距離の制限が量子回路のパフォーマンスに与える影響を分析すること。
• 最近接相互作用を有する実用的量子アーキテクチャにnキュービット加算回路をマッピングする方法を研究すること。
• アーキテクチャ制約下での正確な量子加算回路の深さの下界を特定すること。
• 量子回路およびデバイス解析のためのグラフ埋め込みを用いた新しいフレームワークを確立すること。
• 量子アルゴリズムのパフォーマンス評価におけるアーキテクチャ制限の影響を強調すること。

提案手法

• 量子回路を物理的アーキテクチャにマッピングするためのグラフ埋め込み技術を適用すること。
• k次元最近接アーキテクチャに Ω(log n)-深さの量子加算回路の論理的マッピングを分析すること。
• 1キュービットおよび2キュービットゲート操作が最近接のキュービットに制限される制約を形式化すること。
• グラフ理論的推論を用いて、アーキテクチャ的相互作用制限下での深さの下界を導出すること。
• k次元格子において深さの下界が Ω(log n) から Ω(√[k]{n}) にシフトすることを証明すること。
• このフレームワークをコンパイラ開発およびパフォーマンス分析のツールとして活用すること。

実験結果

リサーチクエスチョン

• RQ1 最近接の相互作用に制限した場合、正確な量子加算回路の深さにどのような影響が生じるか？
• RQ2 最近接相互作用制約下での量子加算回路の新たな深さの下界は何か？
• RQ3 グラフ埋め込みは、物理的アーキテクチャ上での量子回路パフォーマンス分析に効果的に適用可能か？
• RQ4 アーキテクチャの次元数は、量子加算回路における深さのオーバーヘッドにどのように影響するか？
• RQ5 ハードウェア制約は、量子アルゴリズムの理論的パフォーマンスをどの程度歪めてしまうか？

主な発見

• k次元最近接アーキテクチャに制限された場合、正確な量子加算回路の深さの下界が Ω(log n) から Ω(√[k]{n}) に上昇することを示した。
• この結果は、相互作用距離のアーキテクチャ的制限に起因する顕著な性能低下を示している。
• グラフ埋め込みは、物理デバイス上での量子回路マッピングおよびパフォーマンス分析に有効で強力なツールであると確認された。
• 本研究は、相互作用距離のようなハードウェア固有の制約を考慮しなければならない、量子アルゴリズムのパフォーマンス評価の重要性を明らかにした。
• 本研究の結果は、実世界の実装において量子アルゴリズムの時間計算量を評価する際の警告として機能する。
• 本研究は、物理的制約下での回路コンパイルのモデリングおよび最適化を支援する基盤的手法を提供する。