[論文レビュー] Evaluating Ternary Adders using a hybrid Memristor / CMOS approach

Dietmar Fey|arXiv (Cornell University)|Dec 31, 2016

Advanced Memory and Neural Computing参考文献 11被引用数 3

ひとこと要約

この論文は、三値レジスタを備えたCMOSベースの三値アダーと比較して、ハイブリッドMeMOS（メモリスタ-CMOS）回路を三値アダーに適用する性能を評価している。静的動作においてはMeMOSに利点があるが、動的動作ではMeMOSに比べて遅延（3 ns 対 8.5 ns）とエネルギー消費（10 pJ 対 38.8 pJ）が低いため、CMOSアダーにメモリスタレジスタを組み合わせた構成が高速応用において優れている。MeMOSではインバータのエネルギー消費が高いため、全体のエネルギー効率は劣る。

ABSTRACT

This paper investigates the potentials of using a hybrid memristor CMOS technology, called MeMOS, for the realisation of ternary adders. Ternary adders exploit the qualitative advantage of multi-value storage capability of memristors compared to conventional CMOS flip-flops storing only binary values in one cell. Furthermore they carry out an addition in $O(1)$ and are therefore considered. The MeMOS approach is compared to a CMOS solution for the ternary adders using multi value memristors as registers concerning the achievable latency and the energy consumption. It is shown that using the TEAM, VTEAM model and a model considering commercially available memristors from Known the approach of using CMOS ternary adders using memristors as multi-value register memory is to prefer. MeMOS circuits have advantages for a static operation mode, i.e. if they are operated after a reset.

研究の動機と目的

• MeMOS技術を用いた三値アダーの実装が、エネルギー効率の向上と遅延の低減に有効であるかを評価すること。
• 三値デジット（トリット）を格納するための多値メモリスタレジスタを備えた純正CMOSソリューションと比較して、MeMOSベースの三値アダーを評価すること。
• 異なるメモリスタモデル（TEAM、VTEAM、Knowm）を用いて、動的および静的動作モード下での三値アダーの性能を評価すること。
• スケーラブルな算術計算において、MeMOSが従来のCMOS設計よりもエネルギー遅延積（EDP）で優れるかどうかを特定すること。

提案手法

• 研究では、微分方程式を用いて抵抗スイッチングダイナミクスを記述するTEAMおよびVTEAMモデルを用いて、メモリスタの挙動をC++ベースのシミュレーション環境でモデル化した。
• ハイブリッドMeMOSアーキテクチャは、多値記憶のためのメモリスタと、信号再生成および論理制御のためのCMOSインバータを統合している。
• 三値アダーは、2段階のキャリープロパゲーションをO(1)時間で処理できるように配置された論理ブロックを用いて、MeMOSベースの2種類のアダー設計（base_2_step_3 および base_2_step_4）で実装された。
• 動作周波数および入力電圧（最大6 V）を変化させながら、連続的なデータストリーム（1000組の被加数）を処理する動的動作と、1回のリセットを伴う静的動作の両方で性能を評価した。
• 被加数の幅（8、16、32、64トリット）を変化させ、エネルギーと遅延を測定し、比較のためのエネルギー遅延積（EDP）を計算した。
• 商業的に入手可能なKnowm社のメモリスタを統計的手法を用いてモデル化し、実用的実装可能性を評価した。

実験結果

リサーチクエスチョン

• RQ1 MeMOSベースの三値アダーは、多値メモリスタレジスタを備えたCMOSアダーを上回るエネルギー遅延積（EDP）を達成できるか？
• RQ2 MeMOS三値アダーの性能は、静的動作と動的動作の間でどのように変化するか？
• RQ3 異なるメモリスタモデル（TEAM、VTEAM、Knowm）が、MeMOSアダーの遅延およびエネルギー消費に与える影響は何か？
• RQ4 被加数の幅がどの程度になると、MeMOS三値アダーがEDPの観点でCMOSソリューションを上回るようになるか？
• RQ5 高入力電圧（例：6 V）が、動的動作におけるMeMOSアダーの信頼性および性能に与える影響は何か？

主な発見

• 動的動作において、メモリスタレジスタを備えたCMOS三値アダーは、3 nsの遅延と10 pJのエネルギー消費を達成し、MeMOSアダー（TEAMモデル）の8.5 nsおよび38.8 pJを著しく上回った。
• MeMOSのbase_2_step_3アダーは、静的動作においてCMOSソリューションより60％の遅延改善（1.2 ns）を達成したが、無視できないインバータのエネルギー消費を考慮すると、エネルギー遅延積（52.8 ns·pJ）は75％悪化した。
• MeMOSアダーのエネルギー消費は、被加数幅が2倍になると倍増し、これは規則的な構造と限界のあるキャリープロパゲーションに起因する。
• base_2_step_4 MeMOSアダーは、高い遅延を示すものの、動的動作においてbase_2_step_3よりもより安定した動作を示した。
• base_2_step_3アダーの誤りなし動作には350 MHzのカットオフ周波数が必要であり、これは6 Vの高電圧とスイッチング速度に起因するタイミング制約を示している。
• シミュレーション結果から、MeMOSアダーは現在のところ、高帯域幅で高速な計算を必要とする動的計算において、メモリスタレジスタを備えたCMOSソリューションを上回る性能を発揮していないが、最適化の余地は残っている。