[論文レビュー] Factoring using 2n+2 qubits with Toffoli based modular multiplication

Thomas Häner, Martin Roetteler+1 more|arXiv (Cornell University)|Nov 23, 2016

Quantum Computing Algorithms and Architecture被引用数 5

ひとこと要約

本稿では、2n+2量子ビットのみを用いて空間最適化されたショアのアルゴリズムの実装を提示する。トフォリ・ベースのインプレース定数加算回路を用い、汚れたアーキテクチャ（dirty ancilla）量子ビットを活用することで、O(n³ log n)のゲート数とO(n³)の回路深さを達成。従来の空間効率設計と同等の性能を維持しながら、高価な回転ゲート合成を排除し、可逆回路技術を用いた効率的な古典的シミュレーションおよびハードウェアデバッグを可能にする。

ABSTRACT

We describe an implementation of Shor's quantum algorithm to factor n-bit integers using only 2n+2 qubits. In contrast to previous space-optimized implementations, ours features a purely Toffoli based modular multiplication circuit. The circuit depth and the overall gate count are in O(n^3) and O(n^3 log(n)), respectively. We thus achieve the same space and time costs as Takahashi et al., while using a purely classical modular multiplication circuit. As a consequence, our approach evades most of the cost overheads originating from rotation synthesis and enables testing and localization of faults in both, the logical level circuit and an actual quantum hardware implementation. Our new (in-place) constant-adder, which is used to construct the modular multiplication circuit, uses only dirty ancilla qubits and features a circuit size and depth in O(n log(n)) and O(n), respectively.

研究の動機と目的

• 2n+2量子ビットのみを用いてショアのアルゴリズムを実装し、量子ビットのオーバーヘッドを最小限に抑えつつ、実用的なスケーラビリティを維持すること。
• QFTなどの回転に基づく算術演算を、古典的インスピレーションを受けて構築された可逆的トフォリネットワークに置き換え、回転合成のオーバーヘッドを回避すること。
• 汚れたアーキテクチャ量子ビットと可逆論理を用いることで、量子回路の効率的な古典的シミュレーションおよびハードウェアレベルのデバッグを可能にすること。
• 1〜n個の汚れたアーキテクチャ量子ビットのみを用いて、O(n log n)のサイズとO(n)の深さを持つ定数加算回路を実現し、クリーンなアーキテクチャの要件を回避すること。
• トフォリベースの算術が、量子誤り訂正と組み合わせた場合、ゲート数と深さにおいてより優れた漸近的スケーリングを達成できることを示すこと。

提案手法

• 汚れたアーキテクチャ量子ビットのみを用いて、古典的なnビット定数を量子n量子ビットレジスタに加算するトフォリベースのインプレース定数加算回路を設計する。
• 定数加算回路を、制御回転ゲートを排除したトフォリオンリーモジュラ乗算回路のコア部品として用いる。
• ショアのアルゴリズムにおけるモジュラ指数計算ステップを、トフォリベース加算回路を用いた繰り返しモジュラ乗算によって構築する。
• 計算中に一時的に借用され、元の状態に復帰する汚れたアーキテクチャ量子ビットを活用し、クリーンな初期化を必要としない空間効率を実現する。
• 中間ステップで重ね合わせ状態を避けることで、回路が完全に可逆的かつ古典的シミュレータでシミュレート可能であることを保証する。
• 物理的ハードウェア上で、基底状態入力をテストし、シミュレートされた理想的な出力と照合することで、バイナリサーチベースの故障局所化を実施する。

実験結果

リサーチクエスチョン

• RQ1 2n+2量子ビットのみを用いて、完全にトフォリベースの算術回路を用いたショアのアルゴリズムを実装できるか？
• RQ2 トフォリネットワークにおける汚れたアーキテクチャの使用は、量子誤り訂正下で高価な単一量子ビット回転合成の必要性を低減するか？
• RQ3 古典的可逆シミュレータは、大規模なトフォリベース量子回路を効果的にテストおよびデバッグできるか？
• RQ4 トフォリオンリーサーキットで、O(n³ log n)のゲート数とO(n³)の深さを達成しながら、正しさと空間効率を維持できるか？
• RQ5 基底状態テストとトフォリネットワークにおける再帰的バイナリサーチを用いて、物理的実装における故障局所化を効率的に行えるか？

主な発見

• 提案されたトフォリベース定数加算回路は、1〜n個の汚れたアーキテクチャ量子ビットのみを用いて、O(n log n)の回路サイズとO(n)の深さを達成し、空間効率的な算術を実現する。
• モジュラ乗算回路は、すべてのトフォリゲートとクリフォードゲートから構成され、制御回転ゲートとその関連する合成オーバーヘッドを回避する。
• 全体の回路サイズはO(n³ log n)、深さはO(n³)であり、リソーススケーリングの観点で、既存の最良の空間最適化実装と同等のスケーリングを達成する。
• トフォリベース回路の使用により、論理回路の完全な古典的シミュレーションと、基底状態テストおよび故障局所化による効率的なハードウェアデバッグが可能になる。
• 正確なQFTベース実装のΘ(n⁴)ゲート数と、先行のトフォリベース設計のΘ(n³ log²n)コストを回避し、最適な漸近的スケーリングを達成する。
• この手法により、QFTベース加算回路のような重ね合わせに依存する回路では不可能な、古典的ハードウェア上での量子回路の実用的テストおよび検証が可能になる。