[論文レビュー] Low charge noise quantum dots with industrial CMOS manufacturing

Asser Elsayed, Mohamed Shehata+13 more|arXiv (Cornell University)|Dec 13, 2022

Quantum and electron transport phenomena参考文献 61被引用数 4

ひとこと要約

本論文では、カスタム化された300mm産業用CMOSプロセスラインを用いて低電荷ノイズのシリコンMOSスピンキュービットを実装した。1 Hzで平均0.61 μeV/√Hzという記録的な低ノイズを達成し、特定のデバイスでは0.1 μeV/√Hz未満まで低下した。MOSゲートスタックの最適化とCMOSスケーラビリティを活用することで、ミリケルビン温度での安定的かつ均一な量子ドット動作が実現され、ノイズは2準位フラクチュエーターモデルでよく記述された。

ABSTRACT

Silicon spin qubits are among the most promising candidates for large scale quantum computers, due to their excellent coherence and compatibility with CMOS technology for upscaling. Advanced industrial CMOS process flows allow wafer-scale uniformity and high device yield, but off the shelf transistor processes cannot be directly transferred to qubit structures due to the different designs and operation conditions. To therefore leverage the know-how of the micro-electronics industry, we customize a 300mm wafer fabrication line for silicon MOS qubit integration. With careful optimization and engineering of the MOS gate stack, we report stable and uniform quantum dot operation at the Si/SiOx interface at milli-Kelvin temperature. We extract the charge noise in different devices and under various operation conditions, demonstrating a record-low average noise level of 0.61 $μ$eV/${\sqrt{Hz}}$ at 1 Hz and even below 0.1 $μ$eV/${\sqrt{Hz}}$ for some devices and operating conditions. By statistical analysis of the charge noise with different operation and device parameters, we show that the noise source can indeed be well described by a two-level fluctuator model. This reproducible low noise level, in combination with uniform operation of our quantum dots, marks CMOS manufactured MOS spin qubits as a mature and highly scalable platform for high fidelity qubits.

研究の動機と目的

• スケーラブルな量子コンピューティングを実現するため、300mm産業用CMOSプロセスラインを用いたシリコンMOSスピンキュービットの統合を目的とする。
• シリコンベースの量子系において高精度なキュービット動作を実現するために不可欠な低電荷ノイズレベルを達成することを目的とする。
• CMOS準拠プロセスを用いて、ミリケルビン温度での均一的かつ安定的な量子ドット動作を実証することを目的とする。
• CMOSでプロセスされた量子ドットにおける主な電荷ノイズ源を同定および特徴づけること。
• 統計解析を通じて、2準位フラクチュエーターモデルが主なノイズメカニズムを適切に記述していることを検証すること。

提案手法

• ゲートスタックの最適化に焦点を当てた、シリコンMOSキュービット統合を目的とした300mm産業用CMOSプロセスフローのカスタマイズ。
• 標準的なCMOSリソグラフィおよびエッチング技術を用いて、Si/SiOx界面に量子ドットをプロセス。
• ミリケルビン温度での低温電気的測定により、量子ドットの安定性と電荷ノイズを評価。
• 複数のデバイスおよび動作条件における電荷ノイズスペクトル測定を通じて、ノイズのパワー・スペクトル密度を抽出。
• ノイズデータの統計解析により、2準位フラクチュエーターモデルの妥当性を検証し、ノイズとデバイスパラメータの相関関係を特定。
• デバイス間の均一性と高効率を確保するため、300mmウェーハスケールのプラットフォームを活用。

実験結果

リサーチクエスチョン

• RQ1 カスタム化された産業用CMOSプロセスラインを用いて、シリコンMOSスピンキュービットを効果的にプロセスできるか？
• RQ2 ミリケルビン温度下でのCMOSでプロセスされたシリコン量子ドットにおける到達可能な電荷ノイズレベルはどの程度か？
• RQ3 CMOSプラットフォーム上での異なるデバイスおよび動作条件における電荷ノイズの変動はどのように変化するか？
• RQ4 2準位フラクチュエーターモデルは、これらのデバイスにおける主な電荷ノイズ源を適切に記述できるか？
• RQ5 CMOS製造プロセスが、均一的でスケーラブルかつ低ノイズな量子ドット動作をどの程度実現できるか？

主な発見

• 著者らは、複数のデバイスで平均して1 Hzで0.61 μeV/√Hzという記録的な低電荷ノイズを達成した。
• 特定のデバイスおよび動作条件では、電荷ノイズが0.1 μeV/√Hz未満にまで低下し、優れたノイズ抑制を示した。
• 統計解析により、主な電荷ノイズ源が2準位フラクチュエーターモデルでよく記述されることを確認した。
• 300mmウェーハ全体にわたる安定的かつ均一な量子ドット動作が実証され、ウェーハスケールでのスケーラビリティが可能となった。
• MOSゲートスタックの最適化により、界面および酸化膜欠陥が顕著に低減され、低ノイズ性能に寄与した。
• 本結果により、CMOSで製造されたシリコンMOSキュービットが、高精度な量子コンピューティングの成熟したスケーラブルなプラットフォームであることが確立された。