[論文レビュー] Redundant Logic Insertion and Fault Tolerance Improvement in Combinational Circuits

Padmanabhan Balasubramanian, R. T. Naayagi|arXiv (Cornell University)|Jul 21, 2017

Radiation Effects in Electronics参考文献 24被引用数 4

ひとこと要約

本論文は、完全な回路複製を行わずに、故障耐性を向上させるための標的的な手法を提案している。真偽値と故障の列挙表を用いて、故障マスクを向上させつつ設計指標の劣化を最小限に抑える最適な挿入ポイントを同定する。32/28nm CMOS実装による検証で、故障耐性の向上が明確に確認された。

ABSTRACT

This paper presents a novel method to identify and insert redundant logic into a combinational circuit to improve its fault tolerance without having to replicate the entire circuit as is the case with conventional redundancy techniques. In this context, it is discussed how to estimate the fault masking capability of a combinational circuit using the truth-cum-fault enumeration table, and then it is shown how to identify the logic that can introduced to add redundancy into the original circuit without affecting its native functionality and with the aim of improving its fault tolerance though this would involve some trade-off in the design metrics. However, care should be taken while introducing redundant logic since redundant logic insertion may give rise to new internal nodes and faults on those may impact the fault tolerance of the resulting circuit. The combinational circuit that is considered and its redundant counterparts are all implemented in semi-custom design style using a 32/28nm CMOS digital cell library and their respective design metrics and fault tolerances are compared.

研究の動機と目的

• 故障耐性回路設計における従来の冗長技術の高い面積および消費電力のオーバーヘッドを解消すること。
• 組み合わせ回路において、故障マスク能力を向上させるために冗長論理を挿入できる特定の論理ポイントを同定すること。
• 元の回路機能を維持しつつ、選択的冗長化によって故障耐性を向上させること。
• 故障耐性の向上と設計指標の劣化（例：面積、遅延）のトレードオフを評価すること。
• 32/28nm CMOSセルライブラリを用いた準カスタム設計により、この手法を検証すること。

提案手法

• この手法は、回路のすべての入力組み合わせと潜在的な故障影響を体系的に分析するため、真偽値と故障の列挙表を用いる。
• 元の関数を変更せずに故障をマスクできる内部ノードを同定する。
• 選択されたノードに冗長論理を挿入し、回路の内在的冗長性によってマスクされる故障の組み合わせ数を増加させる。
• 挿入された論理が新たな故障に敏感なパスを導入したり、性能を著しく低下させたりしないように保証する。
• 実際の設計指標と故障耐性を評価するため、32/28nm CMOSデジタルセルライブラリを用いて回路を合成する。
• 故障耐性は、さまざまな故障モデル下での故障マスク率を測定することで定量化する。

実験結果

リサーチクエスチョン

• RQ1 完全な複製なしに、組み合わせ回路に選択的に冗長論理を挿入することで故障耐性を向上させることができるか？
• RQ2 組み合わせ回路における故障マスク能力は、冗長論理の挿入前後でどのように推定できるか？
• RQ3 冗長論理の挿入が、面積、遅延、消費電力といった主要設計指標に与える影響は何か？
• RQ4 故障マスクを最大化するために、どの内部ノードに冗長論理を挿入するのが最も効果的か？
• RQ5 本手法は、従来の冗長技術と比較して、オーバーヘッドと故障耐性の向上の両面で優れているか？

主な発見

• 提案手法は、選択的冗長論理挿入により、マスクされる故障数を増加させることで、故障耐性を成功裏に向上させた。
• 故障マスク能力は定量的に向上し、真偽値と故障の列挙分析で明確な向上が確認された。
• 完全複製手法と比較して、顕著に低い面積および遅延オーバーヘッドで故障耐性が向上した。
• 最適化されたノードに冗長論理を挿入しても、元の回路の機能や性能は劣化しなかった。
• 32/28nm CMOS実装により、現代のプロセス技術における本手法の実現可能性とスケーラビリティが確認された。
• 本研究では、完全複製の代替として、標的的冗長挿入が実用的であることが示された。