[論文レビュー] Shannon-inspired Statistical Computing to Enable Spintronics

Ameya D. Patil, Sasikanth Manipatruni+3 more|arXiv (Cornell University)|Feb 20, 2017

Advancements in Semiconductor Devices and Circuit Design参考文献 32被引用数 13

ひとこと要約

本論文は、歪みの高い誤り率（10分の1）を示すが、設計された誤り分布と統計的誤り補償を活用することで、本質的に確率的なスピントロニクス論理ゲートを用いることが可能なシャノンにインspiredされた統計的計算フレームワークを提案する。このアプローチにより、決定的システムと同等の計算精度を達成し、CMOSの基準である10^15分の1から10^13分の1へと誤り率要件を緩和することで、熱力学的限界におけるエネルギー効率の良い計算にスピントロニクスを実現可能にする。

ABSTRACT

Modern computing systems based on the von Neumann architecture are built from silicon complementary metal oxide semiconductor (CMOS) transistors that need to operate under practically error free conditions with 1 error in $10^{15}$ switching events. The physical dimensions of CMOS transistors have scaled down over the past five decades leading to exponential increases in functional density and energy consumption. Today, the energy and delay reductions from scaling have stagnated, motivating the search for a CMOS replacement. Of these, spintronics offers a path for enhancing the functional density and scaling the energy down to fundamental thermodynamic limits of 100kT to 1000kT. However, spintronic devices exhibit high error rates of 1 in 10 or more when operating at these limits, rendering them incompatible with deterministic nature of the von Neumann architecture. We show that a Shannon-inspired statistical computing framework can be leveraged to design a computer made from such stochastic spintronic logic gates to provide a computational accuracy close to that of a deterministic computer. This extraordinary result allowing a $10^{13}$ fold relaxation in acceptable error rates is obtained by engineering the error distribution coupled with statistical error compensation.

研究の動機と目的

• 高誤り率のスピントロニクスデバイスと決定的von Neumannアーキテクチャとの不適合性を解消すること。
• 従来のCMOSベースのシステムが求める厳しい誤り率要件を緩和することで、実用的なスピントロニクス計算を可能にすること。
• 本質的に確率的なスピントロニクス論理ゲートの不確実性にもかかわらず、高い計算精度を維持する統計的計算フレームワークを設計すること。
• 誤り分布の設計と統計的補償が、本質的に信頼性の低いデバイスからも近似的に決定的性能を達成できることを示すこと。

提案手法

• 誤りのモデル化と管理を目的とした、シャノンにインスパイアされた情報理論的フレームワークを採用して、確率的論理ゲートにおける誤りを扱う。
• スピントロニクスデバイスの誤り分布を予測可能かつ統計的補償に適した形に設計する。
• 論理演算全体の累積誤りを是正するための統計的誤り補償技術を実装する。
• 決定的正しさではなく確率的正しさに基づいて動作する計算アーキテクチャを設計する。
• 情報理論を用いて誤り率と計算精度のトレードオフを定量化し、誤り許容度を13桁分緩和可能であることを示す。
• 統計的整合性を保つことで機能的精度を維持する、システムレベルのフレームワークに確率的スピントロニクス論理ゲートを統合する。

実験結果

リサーチクエスチョン

• RQ1 誤り率が10分の1に達するスピントロニクスデバイスを、計算システムで信頼性を持って使用できるか？
• RQ2 スピントロニクス論理ゲートに内在する確率的性質をどのように管理すれば、決定的計算に類似した精度を達成できるか？
• RQ3 信頼性の低い確率的コンポONENTで構築された計算システムにおける誤り耐性の理論的および実用的限界は何か？
• RQ4 情報理論に基づく統計的計算フレームワークは、熱力学的エネルギー限界におけるCMOSの代替として実用的か？

主な発見

• 提案されたフレームワークは、誤り率が10分の1に達するスピントロニクスゲートを用いても、決定的システムと同等の計算精度を達成している。
• この手法により、許容誤り率が10^13倍緩和された—CMOSの基準である10^15分の1から10^13分の1にまで低下した。
• 統計的誤り補償は累積誤りを効果的に低減し、システム全体の信頼性を維持している。
• フレームワークは、熱力学的限界（100kT–1000kT）で動作するスピントロニクスデバイスが実用的な計算システムに利用可能であることを示している。
• 設計された誤り分布と統計的計算の統合により、CMOSのスケーリング限界を超えたスケーラブルでエネルギー効率の良いアーキテクチャが実現可能である。