[論文レビュー] Track clustering with a quantum annealer for primary vertex reconstruction at hadron colliders

Souvik Das, Andrew Wildridge+1 more|arXiv (Cornell University)|Mar 21, 2019

Particle physics theoretical and experimental studies参考文献 22被引用数 9

ひとこと要約

この論文は、ハドロン衝突実験における主頂点再構成のためのトラッククラスタリングに、D-Wave 2000Q_6量子プロセッサを用いた量子アニーリング手法を提示する。665物理量子ビット（最大56論理量子ビット）の問題に対して、古典的シミュレーテッドアニーリングよりも量子優位性を示し、埋め込み、鎖強度、アニーリング時間の最適化手法は、高エネルギー物理学におけるより広範なクラスタリング問題へ応用可能である。

ABSTRACT

Clustering of charged particle tracks along the beam axis is the first step in reconstructing the positions of hadronic interactions, also known as primary vertices, at hadron collider experiments. We use a 2036 physical qubit D-Wave quantum annealer to perform track clustering in a limited capacity on artificial events where the positions of primary vertices and tracks resemble those measured by the Compact Muon Solenoid experiment at the Large Hadron Collider. The algorithm, which is not a classical-quantum hybrid but relies entirely on quantum annealing, is tested on a variety of event topologies. We demonstrate a deterministic graph-embedding of the problem on the D-Wave Chimera architecture, a method for optimizing the coupling strengths within logical qubits, and a method for optimizing annealing time. Further, we benchmark it against simulated annealing on a commercial CPU constrained to the same processor time per anneal as the physical annealer. We note a quantum advantage against simulated annealing up to a 56 logical qubit problem that involves 665 physical qubits on average. Our embedding and optimization methods, and the benchmarking paradigm, can be applied generally to other clustering problems on quantum annealers. This algorithm may be used as a building-block for more sophisticated algorithms to reach the number of primary vertices at the LHC.

研究の動機と目的

• ハドロン衝突実験における主頂点再構成に物理的量子アニーラーを用いる可能性を検討すること。
• 古典的量子ハイブリッド化を一切行わない完全な量子アニーリングアルゴリズムを考案・ベンチマークすること。
• D-Waveチメラアーキテクチャに最適化された埋め込み、鎖強度、アニーリング時間の最適化を実施すること。
• 同等の時間制約下で、量子アニーリングと古典的シミュレーテッドアニーリングを比較するパフォーマンスベンチマークの枠組みを確立すること。
• LHCに相当するイベントトポロジー（35〜200個の主頂点を含む）へのスケーリングの基盤を構築すること。

提案手法

• トラッククラスタリングをz₀位置に基づくペナルティ関数の最小化として定式化する問題ハミルトニアンを用いて、2次無制約バイナリ最適化（QUBO）形式に変換する。
• 決定論的なグラフ埋め込み戦略により、クラスタリング問題をD-Waveチメラアーキテクチャにマッピングし、論理量子ビットの接続性を保持する。
• 鎖強度の最適化は、鎖長と最適鎖強度の間の線形関係を用いて実施し、論理量子ビットの忠実度を向上させる。
• 収束効率を最大化するために、複数のアニーリング時間の長さをテストし、量子プロセッサ上で最適化を実施する。
• 同じサンプルあたりの時間制約を満たすように、CPU上で古典的シミュレーテッドアニーリングおよび決定的アニーリングと比較してパフォーマンスをベンチマークする。
• CMS検出器の条件を再現するように設計された人工的なイベントトポロジーを用い、頂点数やトラック数を変化させたテストを実施する。

実験結果

リサーチクエスチョン

• RQ1 物理的量子アニーラー上で完全な量子アニーリングアルゴリズムが、高エネルギー物理学におけるトラッククラスタリングにおいて、古典的シミュレーテッドアニーリングを上回る性能を示せるか？
• RQ2 同等の時間制約下で、量子アニーリングが古典的アニーリングを上回る明確な優位性を示す最大の問題サイズ（論理量子ビット数）は何か？
• RQ3 D-Waveチメラアーキテクチャに論理量子ビットを効果的に埋め込む方法は何か？ これにより問題構造が保持され、鎖の破壊が最小限に抑えられるか？
• RQ4 この特定のクラスタリング問題において、収束効率を最大化する最適な鎖強度とアニーリング時間は何か？
• RQ5 より高い複雑さにおいて観測されるパフォーマンスの低下は、反交叉（anti-crossings）や鎖の凍結（chain freezing）に起因するものか？ その原因を特定し、緩和策を講じる方法はあるか？

主な発見

• D-Wave 2000Q_6プロセッサ上で平均665物理量子ビットを要する最大56論理量子ビットの問題に対して、古典的シミュレーテッドアニーリングを上回る量子優位性が確認された。
• 2頂点および最大28本のトラックを含むイベントトポロジーにおいて、量子プロセッサの漸近的収束効率は、古典的シミュレーテッドアニーリングを上回った。
• 鎖長と最適鎖強度の間の線形関係が実験的に確立され、論理量子ビットのパフォーマンスを体系的に最適化可能となった。
• 4頂点16トラックのトポロジーにおけるパフォーマンスの低下は、反交叉や鎖の凍結の可能性を示唆しており、今後の調査が求められる。
• 提案された埋め込み、鎖強度、アニーリング時間の最適化手法は、一般化可能であり、他の量子アニーラー上でのクラスタリング問題へも応用可能である。
• 本結果は、次世代プロセッサ（例：D-Wave Advantage）を対象としたLHCスケールの主頂点再構成を指向する階層的アルゴリズムのプリミティブとして、この定式化を用いる価値があることを支持する。