공배선 교수

This paper presents a high-speed LVDS I/O interface for mobile DRAMs. A data rate of 6Gbps/pin and a transmit-jitter of 57.31ps pk-pk were demonstrated, in which an 800MHz clock and a 200mV swing were used. The power consumption by I/O circuit is 6.2mW/pin when a 10pf load is connected to the I/O, and output supply voltage is 1.2V. The proposed mobile DRAM has 6 data pins and 4 address/command pins for a multi-chip package (MCP). The transmitter uses a feed-back LVDS output driver and a common-m

A novel high‐speed column‐line driving scheme having output buffer amplifiers embedded with polarity multiplexer switches is proposed for use in large‐sized thin‐film transistor liquid‐crystal displays. The proposed driving scheme does not have explicit output‐polarity switches, resulting in lower settling time. Experimental results in a 1.2 μm 13.5 V CMOS process indicated that using the proposed driving scheme the settling times to reach 99% of target voltages for the dot and column inversions

A charge bouncing solution to avoid the undesirable drift in the programmed memory during readout of memristor-based non-volatile memory is proposed. Memristor memory can be programmed by strong programming signals, and the programmed memristance can be readout by weak readout signals. Though readout signals are weak compared to programming signals, readout charge is accumulated over time and leads to an undesirable drift of the operating point. This causes error in the programmed memory. Memris

This paper presents a half-duplex pseudo-LVDS (low voltage differential signaling) transceiver for low-power high-speed interface system. The data rate of 6Gbps/pin and output data window of 147ps pk-pk was demonstrated using a 1.6GHz clock and 196mV swing. The power consumed by the only I/O circuit was measured to be 4.2mW/pin, when connected to a 10pF load, at a 1.2V output supply voltage. The transmitter uses a pseudo LVDS output driver and a common-mode feedback controller, achieving the red

This paper presents a half-rate current-integrating DFE receiver with sub-unit interval (sub-UI) inter-symbol interference (ISI) cancellation. By having a single additional DFE tap in each data path, the proposed DFE receiver can minimize BER degradation due to input pattern dependency and feedback tap latency problems in conventional current-integrating DFE receivers. The proposed DFE receiver was designed and fabricated in a 45 nm CMOS process, whose measurement results indicated that the BER

An on-chip current sensor with fast response time for the peak-current-mode buck regulator is proposed. The initial operating points of the peak current sensor are determined in advance by the valley current level, which is sensed by a valley current sensor. As a result, the proposed current sensor achieves a fast response time of less than 20 ns, and a sensing accuracy of over 90%. Applying the proposed current sensor, the peak-current-mode buck regulator for the mobile application is realized

본 논문에서는 고속 동작에서 동적 전력 소비와 정적 전력 소비를 동시에 줄일 수 있는 self-timed current-mode Logic(STCML)을 제안한다. 제안된 로직 스타일은 펄스 신호로 가상 접지를 방전하여 로직 게이트의 누설 전류(subthreshold leakage current)를 획기적으로 감소시켰다. 또한, 본 로직은 개선된 self-timing buffer를 사용하여 동적모드 동작 시 발생되는 단락 회로 전류(short-circuit current)를 최소화하였다. 80-nm CMOS 공정을 이용하여 실시한 비교 실험 결과, 제안된 로직 스타일은 기존의 대표적인 current-mode logic인 DyCML에 비하여 동일한 시간 지연에서 26 배의 누설 전력 소비를 줄이고 27%의 동적 전력 소비를 줄일 수 있었다. 또한, 대표적인 디지털 로직 스타일인 DCVS와의 비교 결과, 59%의 누설 전력 소비 감소 효과가 있었다.

PWM 벅 컨버터는 3형 오차 보상기를 주로 사용하고 있다. 이 오차 보상기는 낮은 슬루율을 갖게 하는 큰 커패시터로 인해, 부하 전류의 과도응답이 발생하였을 때 부하 전압에 의도하지 않은 큰 오버슈트와 언더슈트를 발생시킨다. 또한 기준전압을 변화시켰을 때의 변화에도 느리게 응답한다. 전원장치의 효율적인 사용을 위해 다양한 부하 전류와 전압이 요구되고 있고, PWM 벅 컨버터 역시 부하 전류 변화와 기준 전압 변화에 따른 부하 전압의 빠른 응답특성을 가져야 한다. 본 논문은 PWM 벅 컨버터의 응답시간을 늘이기 위한 여러 가지 빠른 과도응답 기술들의 동작 방식과 이들 방법이 갖고 있는 장점, 한계점들을 소개한다.

액정 구동 IC에서 발생하는 기생 p-n-p-n 회로의 래치업 문제를 개선하기 위해 power-up 순서상에 순차 스위치를 삽입하는 방법을 제안하였다. 제안된 순차 스위치는 2차-승압회로와 3차-승압회로 내에 삽입되며, power-up 순서상에서 해당 승압회로가 동작하기 전에 기생 p-n-p-n 회로의 분리된 에미터-베이스 단자를 순차적으로 연결하게 된다. 제안된 구조의 성능을 검증하기 위해 0.13-um CMOS 공정을 이용하여 테스트 IC를 설계 제작하였다. 측정 결과, 기존의 경우 50℃에서 액정 구동 전압이 VSS로 수렴하면서 과전류를 동반하며 래치업 모드로 진입하였으나, 제안 회로를 삽입한 경우는 고온(100℃)에서도 정상 전류 0.9mA와 정상 액정 구동 전압을 나타내어 래치업이 방지되고 있음을 확인하였다.

본 논문에서는LCD (Liquid Crystal Display) source driver IC에서 사용되는 고전압 op-amp의 출력 편차를 개선하기 위하여 전압 이득을 향상한 CMOS rail-to-rail 입/출력 op-amp를 제안하였다. 제안된 op-amp는 15 V 이상의 고전압 MOSFET의 과도한 channel length modulation에 의한 전압 이득의 감소로 offset 전압이 커지는 문제를 해결하기 위하여 cascode 구조를 갖는 floating current source 및 class-AB control단을 채용하고 있다. 제안된 op-amp는 HSPICE 시뮬레이션을 통하여 전압 이득이 기존 대비 30 ㏈ 향상됨을 확인하였으며, offset 전압은 기존 6.84 ㎷에서400 ㎶ 이하로 개선됨을 확인하였다. 또한, 제안된 op-amp가 적용된 LCD source driver IC의 실측 결과 출력 편차는 기존 대비 2 mV 향상됨을 확인하였다.

A continuous‐time delta‐sigma modulator (CT DSM) having a time‐interleaved switched‐capacitor brief‐return‐to‐zero DAC with first‐order jitter noise shaping is proposed to reduce the sensitivity to clock jitter. The proposed CT DSM allows higher power efficiency and lower intersymbol interference by using a time‐interleaved nearly full clock period integration with its current returning to zero briefly. Evaluation results indicate that the proposed third‐order single‐bit CT DSM operating at 168‐

본 논문에서는 비대칭 펄스 폭 변조 파워-앰프를 갖는 스테레오 오디오 디지털-아날로그 변환기를 제안한다. 고 전력 오디오 기기에 주로 사용되던 class-D 증폭기를 헤드폰 응용에 적용하기 위하여, 증폭기가 디지털-아날로그 변환기와 한 칩으로 집적화될 때에 발생되는 채널 간 간섭에 의한 잡음을 분석하고 이 영향을 줄이기 위한 시그마-델타 변조기의 최적화 방안을 제시하였다. 또한, 비대칭 구조의 펄스 폭 변조 방식이 파워-앰프 단에서 발생되는 스위칭 노이즈와 전력 손실을 줄이기 위하여 구현되었다. 제안된 구조들은 0.13-mm CMOS 공정을 통해 설계 제작 되었다. 제안된 오디오 디지털-아날로그 변환기는 단일 출력을 가진 파워-앰프를 포함하여 4.4-mW를 소모하면서 다이나믹-레인지 95-dB를 확보하였다.

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing fl

본 논문에서는 아날로그 및 디지털 집적시스템에서 사용될 수 있는 온도변화에 무관한 파워-업 검출기 회로를 제안하였다. 제안된 파워-업 검출기는 트랜지스터의 문턱전압과 이동도의 상호 온도보상 기술을 이용하여 nMOS 분압기와 pMOS 분압기의 출력 전압이 온도에 무관한 특성을 갖도록 하여 온도 변화에 따른 파워-업 전압의 변화량을 최소화하였다. 68-nm CMOS 공정을 이용한 시뮬레이션 결과, 제안된 파워-업 검출기는 파워-업 전압 1.0V 기준으로 -30 ℃에서 90 ℃의 온도변화 조건에서 4 mV의 매우 작은 파워-업 감지 전압 변화량을 갖는 출력 특성을 보였고, 기존 회로에 비해 92.6%의 파워-업 감지 전압 변화량 감소를 확인하였다.

본 논문에서는 duty cycle-corrected analog synchronous mirror delay(DCC-ASMD)라고 불리는 새로운 구조의 내부 클럭 생성기를 제안한다. 제안된 회로는 임의의 duty ratio를 가진 외부 클럭에 대하여 duty ratio가 50%로 보정된 내부 클럭을 2 클럭 주기 만에 생성할 수 있다. 그러므로, 본 내부 클럭 생성기는 double data-rate (DDR) synchronous DRAM (SDRAM)과 같은 듀얼 에지 동기형 시스템(dual edge-triggered system)에 효율적으로 이용될 수 있다. 제안된 기술의 타당성을 평가하기 위하여, 0.35m CMOS 공정기술을 이용하여 제안된 내부 클럭 생성기를 구현하여 모사실험을 실행하였다. 실험 결과, 제안된 내부 클럭 생성기는, 40 ～ 60%의 duty ratio를 갖는 외부 클럭 신호에 대하여, 50% duty ratio를 갖는 내부 클럭 신호를 2 클럭 주기 만에