전정훈 교수

This paper describes a CMOS image sensor (CIS) with dual correlated double sampling (CDS) and column-parallel analog-to-digital converter (ADC) and its measurement method using a field-programmable gate array (FPGA) integrated module. The CIS is composed of a 320 x 240 pixel array with 3.2 μm x 3.2 μm pixels and column-parallel 10-bit single-slope ADCs. It is fabricated in a 0.11-μm CIS process, and consumes 49.2 mW from 1.5 V and 3.3 V power supplies while operating at 6.25 MHz. The measured dy

본 논문에서는 접지기반의 저전압 차동 입력 신호를 전달 받는 수신단에 대해 기술하였다. 공통게이트단으로 구성된 레벨시프터와 실시간 선형 이퀄라이저를 이용하여, 채널을 통과하며 왜곡된 신호의 전압 마진과 시간 마진을 확보하였다. 입력 신호의 공통모드 전압이 변하더라도, 레벨시프터에 공급되는 전류의 양을 일정하게 유지 할 수 있는 바이어스 회로를 추가하였다. 저전력 65-nm CMOS 공정으로 수신단회로를 구현하고 측정하였다. -19.7dB의 감쇄를 보이는 FR4 PCB 채널을 통해 4-Gb/s 400mVp-p 차동 신호를 수신단으로 전달하였을 때 10-11 BER기준 0.48UI의 시간 마진을 얻을 수 있었으며, 0.30mW/Gb/s의 낮은 전력 소모를 유지하였다.

An on-chip current sensor with fast response time for the peak-current-mode buck regulator is proposed. The initial operating points of the peak current sensor are determined in advance by the valley current level, which is sensed by a valley current sensor. As a result, the proposed current sensor achieves a fast response time of less than 20 ns, and a sensing accuracy of over 90%. Applying the proposed current sensor, the peak-current-mode buck regulator for the mobile application is realized

본 논문은 수 GHz를 상회하는 동작 주파수를 갖는 RF집적회로와 고속 디지털 인터페이스를 위한 ESD 보호회로의 다양한설계방법을 기술한다. 입/출력에 상당한 양의 기생 커패시턴스를 가지는 ESD 보호소자는 입/출력 임피던스 매칭에 영향을 주며, 이득, 잡음 등의 RF특성을 열화시킨다. 본 논문에서는 이와 같은 ESD 보호소자의 악영향에 대해 분석하고, 이를 감쇄시킬수 있는 방안을 논한다. 또한 RF 특성과 ESD 내성 측정을 통해 RF/ESD 병합설계 방법을 기존의 RF ESD 보호소자의 설계방법과 비교, 분석한다.

본 논문에서는 이퀄라이저 적응기(adaptation)를 포함하는 12.5 Gb/s 저전력 수신단 설계에 대해서 기술한다. 샘플러와 직렬 변환기를 사용한 저전력 아날로그 이퀄라이저 적응기를 구현함으로써 채널과 칩 공정 변화에 능동적으로 적응할 수 있으며 그 적응 원리에 대해서 설명한다. 또한 저전력을 위한 전압 모드 송신기의 접지 기반 차동 신호를 수신하는 기술에 대해서 설명하였다. 17.6 dB의 피킹 이득을 갖는 CTLE(Continuous Time Linear Equalizer)는 6.25 GHz에서 –21 dB 손실을 갖는 채널의 길게 늘어지는 ISI(Inter Symbol Interference)를 제거한다. 45 nm CMOS 공정을 이용하여 eye diagram에서 200 mV의 전압 마진과 0.75 UI의 시간 마진을 갖고 0.87 mW/Gb/s의 낮은 전력 소모를 유지한다.

A 1.25 GHz multi-phase phase-rotating PLL is proposed for oversampling CDR applications and implemented with a low power and small area. Eight equidistant clock phases are simultaneously adjusted by the phase interpolator inside the PLL. The phase interpolator uses only two complementary clocks from a VCO, but it can cover the whole range of phase from 0° to 360° with the help of a PFD timing controller. The output clock phases are digitally adjusted with the resolution of 25 ps and both INL and

A slew-rate control method of LCD driver ICs is introduced to increase uniformity between adjacent driver ICs and reduce power consumption. The slew rate of every voltage follower is calibrated by a feedback algorithm during the non-displaying period. Under normal operation mode, the slew rate is dynamically controlled for improving power efficiency. Experimental results show that the power consumption is reduced by 16% with a white pattern and by 10% with a black pattern, and display defects ar

This paper presents a power managementsystem of the dye-sensitized solar cell (DSSC) forubiquitous sensor network (USN) applications. Thecharge pump with a luminance-controlled oscillatorregulates the load impedance of the DSSC to track themaximum power point (MPP) under various lightintensities. The low drop-out regulator with ahysteresis comparator supplies intermittent powerpulses that are wide enough for USN to communicatewith a host transponder even under dim lightconditions. With MPP track

본 논문은 미세 CMOS 공정의 PMOS 트랜지스터에 높은 전류가 인가될 때 발생하는 기생 PNP 바이폴라 트랜지스터의 스냅백과 breakdown 동작에 초점을 맞춘다. 0.13 ㎛ CMOS 공정을 이용해 제작한 다양한 I/O 구조를 분석함으로써 PMOSFET의 ESD 손상 현상의 원인을 규명하였다. 즉, 인접한 다이오드로부터 PMOSFET의 바디로 전하가 주입됨으로써 PMOSFET의 기생 PNP 트랜지스터가 부분적으로 turn-on되는 현상이 발생하여 ESD에 대한 저항성을 저하시킨다. 2차원 소자 시뮬레이션을 통해 레이아웃의 기하학적 변수의 영향을 분석하였다. 이를 기반으로 새로운 PMOSFET ESD 손상을 방지하는 설계 방법을 제안한다.

본 논문은 BPM 방식의 신호전송을 하는 인덕티브 커플링 링크에서 전송속도를 증가시키고 BER를 개선하는 방법에 대하여 기술하였다. 데이터가 전송될 때 발생하는 불필요한 glitch를 제거하기 위해 상보적으로 스위칭하는 송신기를 사용하였고,수신된 데이터의 최적화를 위해 pre-distortion 개념을 도입하였다. 또한 고속 동작에서 샘플링 가능구간을 확보하기 위해 적분형 수신기를 사용하였고, 빠른 pre-charge를 위해 수신기 내부의 적분기와 비교기의 pre-charge 경로에 이퀄라이징 트랜지스터를 추가하였다. 0.13 um CMOS 공정을 사용하여 설계한 송수신회로는 1.2 V 인가전압에서 2.4 Gb/s의 전송속도를 가질 때약 5.99 mW의 전력소모를 가진다.

본 논문에서는 고속 인터페이스 비트오류율(BER, Bit Error Rate)의 수학적 모델을 기반으로, 간단하고 정확하게 시간마진을 추정할 수 있는 ‘선형 근사화 추정법(linear approximation method)’을 제안하였다. 기존의 Q-factor를 이용한 추정법과 제안한 선형 근사화 추정법을 이용하여 10-13 이하의 BER을 얻기 위한 시간마진을 추정한 결과는 실측한 값과 비교할 때 약 0.03UI 정도의 작은 오차를 갖는다. 이 중 선형 근사화를 이용한 가속 자가내장측정법(built-in self test)을 내부 BERT(BER Tester)를 포함한 하드웨어로 구현하였다. 3Gbps, 95% 신뢰 수준에서 10-13 BER 기준의 시간마진을 직접 측정하는데 소요되는 시간이 약 5.6시간인데 반해, 가속 자가내장측정법은 0.6초 이내에 유사한 정확도로 시간마진을 추정한다. 시간마진 추정치는 시간마진을 내부 BERT로 직접 측정한 값과 0.045UI 이하의 작은

본 논문에서는 고속 직렬 링크에 사용할 수 있는 5비트 2.0GS/s 2-way time interleaved 파이프라인 ADC 기반의 수신기를 소개한다. 샘플링 주파수를 높이기 위해, ADC 각 단은 트랙킹과 증폭이 동시에 수행되는 전류 모드 구조를 사용하였다. 또한 ADC 각단에 1-tap FIR 등화기를 탑재하여 별도의 디지털 후처리 없이 채널의 ISI를 감소시켰다. 제안한 수신기는 110nm 공정을 사용하여 설계하였다. 메모리를 제외한 수신기는 0.580.42의 크기를 갖고, 동작전압 1.2V에서 91mW의 전력을 소모한다.. 시뮬레이션 결과 2.0GS/s 샘플링 주파수에서 20MHz의 입력 주파수와 Nyquist 주파수인 1.0GHz 입력신호에 대하여 동일하게 26.0dB의 SNDR과 4.0비트의 ENOB특성을 확보하였다.

본 논문에서는 SPICE 시뮬레이션을 위한 고전압 insulated gate bipolar transistor(IGBT)의 개선된 모델을 제안하였다. IGBT를 부속 소자인 MOSFET과 BJT의 조합으로 구성하고, 각 소자의 각종 파라미터 값을 조절하여 기본적인 전류-전압 특성과 온도변화에 따른 출력특성의 변화 등을 재현하였다. 그리고 비선형적인 리버스 트랜스퍼 커패시턴스 등의 기생 커패시턴스의 전압에 따른 변화를 높은 정확도로 재현하기 위해, 복수의 접합 다이오드, 이상적인 전압 및 전류 증폭기, 전압제어 저항, 저항과 커패시터 수동소자 등을 추가하였다. 본 회로모델을 1200V급의 트렌치 게이트 IGBT의 모델링에 이용하였으며, 실측자료와 비교하여 통해 모델의 정확도를 검증하였다.

본 논문은 0.13um CMOS 공정에서 적층출력드라이버 ESD 내성에 대하여 조사 하였다. 실제적인 I/O 시스템과 유사하게프리-드라이버와 파워 클램프를 포함한 적층출력드라이버 회로를 구현하였다. 프리-드라이버 입력 연결 방법과 적층출력드라이버의 NMOS 크기에 따라 8가지 회로를 구성하였으며, TLP 실험을 통해서 HBM 내성을 조사하였다. 그 결과 프리-드라이버의 입력에 전원전압을 인가하고 적층출력드라이버는 가급적 유사한 크기로 진행한 조건이 다른 조건들 보다 높은 항복전류와 항복전압을 보여주었다. 이 테스트 결과를 토대로, 적층출력드라이버의 ESD 내성을 향상시킬 수 있는 설계 가이드를 제안하였다.

본 논문에서는 수학적 해석을 통해 위상 내삽기(Phase Interpolator, PI)를 최적화하는 설계 방법과 인덕터 부하를 이용하여고속 동작에 적합하도록 개선한 저전력 PI 구조를 제안한다. 정해진 대역폭과 이득을 가지는 PI의 전력이 최소가 되는 설계기준을 공정에 따라 정해지는 상수의 수식으로 제시한다. 또한, 제안된 인덕더 부하를 사용하는 PI구조는 같은 대역폭과 이득에서 소모 전력을 반으로 줄일 수 있다. 0.13㎛ 1.2V CMOS 공정에서 4개의 위상을 가지는 VCO 출력 신호를 이용하여 7-bit PI를 설계한 결과, 인덕터 부하를 사용하고 제안된 설계 기준에 따라 소모 전력을 최적화 하여 12GHz에서 721.2㎼ 소모한다.