[논문 리뷰] A Space-Efficient Design for Reversible Floating Point Adder in Quantum Computing

Trung Duc Nguyen, Rodney Van Meter|arXiv (Cornell University)|2013. 06. 17.

Quantum Computing Algorithms and Architecture인용 수 6

한 줄 요약

이 논문은 양자 계산을 위한 공간 효율적이고 가역적인 부동소수점 가산기 설계를 제안하며, 이는 이전 연구 대비 회로 비용을 68% 감소시킨다. 이는 정렬 및 정규화 단위의 최적화를 통해 달성된다. 개선된 가역 선두 제로 카운터(RLZC)와 컨버터를 도입하고, Controlled-V 게이트를 활용한 고장 내성 설계를 가능하게 하였으며, 가비지 큐비트 관리 문제를 다루었지만, 부동소수점 산술이 본질적으로 양쪽 입력을 유지해야 하므로 양자 시스템에서의 확장성에 한계가 있음을 인정한다.

ABSTRACT

Reversible logic has applications in low-power computing and quantum computing. However, there are few existing designs for reversible floating-point adders and none suitable for quantum computation. In this paper we propose a space-efficient reversible floating-point adder, suitable for binary quantum computation, improving the design of Nachtigal et al. Our work focuses on improving the reversible designs of the alignment unit and the normalization unit, which are the most expensive parts. By changing a few elements of the existing algorithm, including the circuit designs of the RLZC (reversible leading zero counter) and converter, we have reduced the cost about 68%. We also propose fault-tolerant designs for the circuits. The KQ for our fault-tolerant design is almost sixty times as expensive as for a 32-bit fixed-point addition. We note that the floating-point representation makes in-place, truly reversible arithmetic impossible, requiring us to retain both inputs, which limits the sustainability of its use for quantum computation.

연구 동기 및 목표

• 양자 계산에 적합한 효율적이고 가역적인 부동소수점 가산기 설계의 부족을 해결하기 위해.
• 특히 정렬 및 정규화 단위에서 높은 자원 비용을 가지는 기존 가역 부동소수점 가산기의 비용을 감소시키기 위해.
• 가비지 큐비트 출력을 최소화하고 양자 시스템 내에서의 회로 지속 가능성을 향상시키기 위해.
• 최적화된 Controlled-V 및 Controlled-V† 게이트 분해를 통해 고장 내성 동작을 가능하게 하기 위해.
• 부동소수점 연산에서는 실질적인 인-place 가역 산술이 불가능하나, 철저한 회로 최적화를 통해 자원 오버헤드를 최소화할 수 있음을 보여주기 위해.

제안 방법

• 정렬 및 정규화 단위에서의 양자 비용을 줄이기 위해 가역 선두 제로 카운터(RLZC) 및 컨버터 회로를 개선한다.
• NTR 설계에서 비효율적인 구성 요소를 최적화된 가역 논리로 대체하여 총 비용을 68% 감소시킨다.
• Bennett의 가역 계산 프레임워크를 활용하여 입력을 유지하고 유니터리 연산을 사용함으로써 가비지 출력을 최소화한다.
• 고장 내성 버전은 T-depth 최적화를 적용한 분해된 Controlled-V 및 Controlled-V† 게이트를 사용하여 구성한다.
• 28비트 가역 가산기는 27개의 가역 전가산기(RFA) 게이트와 1개의 가역 반가산기(RHA) 게이트로 구성된다.
• 가장 효율적인 게이트 수준의 구현을 위해 TR 게이트(Peres 게이트가 아닌)와 Barenco 분해를 사용한다.

실험 결과

연구 질문

• RQ1 정확성을 유지하면서도 가역 부동소수점 가산기의 양자 비용을 크게 감소시킬 수 있는가?
• RQ2 정렬 및 정규화 단위에 가해진 수정 중에서 가역 부동소수점 산술에서 가장 큰 효율성 향상을 이끌 수 있는 것은 무엇인가?
• RQ3 aceptable한 자원 오버헤드를 감안할 때 부동소수점 연산을 위한 고장 내성 가역 회로를 구성할 수 있는가?
• RQ4 왜 양자 회로에서 실질적인 인-place 가역 부동소수점 덧셈은 본질적으로 불가능한가?
• RQ5 가역 부동소수점 산술에서 가비지 큐비트 관리는 어느 정도까지 최소화될 수 있는가?

주요 결과

• 제안된 설계는 NTR 설계 대비 가역 부동소수점 가산기의 양자 비용을 약 68% 감소시켰다.
• 가비지 출력 수가 크게 감소하여 양자 계산에서의 회로 지속 가능성이 향상되었다.
• 가역 부동소수점 가산기의 고장 내성 버전은 32비트 고정소수점 가산기 대비 KQ(자원 비용)가 거의 60배 높다.
• 부동소수점 덧셈이 비단사상적 매핑으로 인해 실질적인 인-place 가역성 확보가 불가능함을 확인하였으며, 이는 양쪽 입력과 출력을 유지해야 한다는 점에서 기인한다.
• 최적화된 RLZC 및 컨버터 회로의 사용은 가산기의 가장 비싼 구성 요소에서의 비용 감소를 가능하게 하였다.
• Controlled-V 게이트 분해를 활용하여 T-depth 4와 6을 각각 가지는 고장 내성 RFS 및 RHS 게이트가 성공적으로 구현되었다.