[논문 리뷰] A New Reversible TSG Gate and Its Application For Designing Efficient Adder Circuits

Himanshu Thapliyal, M.B. Srinivas|ArXiv.org|2006. 03. 23.

Quantum Computing Algorithms and Architecture참고 문헌 11인용 수 37

한 줄 요약

이 논문은 단일 게이트로 기능하는 새로운 4×4 가역 TSG 게이트를 소개한다. 이 게이트는 복수의 게이트가 필요로 하지 않는 독립형 가역 전가산기로 기능하며, 기존 설계 대비 가역 게이트 수와 불필요 출력 수를 크게 감소시켜 더 효율적인 저전력 및 양자계산 친화적 산술 회로를 가능하게 한다.

ABSTRACT

In the recent years, reversible logic has emerged as a promising technology having its applications in low power CMOS, quantum computing, nanotechnology, and optical computing. The classical set of gates such as AND, OR, and EXOR are not reversible. This paper proposes a new 4 * 4 reversible gate called TSG gate. The proposed gate is used to design efficient adder units. The most significant aspect of the proposed gate is that it can work singly as a reversible full adder i.e reversible full adder can now be implemented with a single gate only. The proposed gate is then used to design reversible ripple carry and carry skip adders. It is demonstrated that the adder architectures designed using the proposed gate are much better and optimized, compared to their existing counterparts in literature; in terms of number of reversible gates and garbage outputs. Thus, this paper provides the initial threshold to building of more complex system which can execute more complicated operations using reversible logic.

연구 동기 및 목표

• 양자계산 및 나노계산과 같은 신규 기술 분야에서 에너지 효율적인 계산 아키텍처의 증가하는 수요를 해결하기 위해.
• 기존의 가역성이 없는 고전적 논리 게이트는 고엔트로피를 생성하므로, 새로운 가역 논리 원천을 개발하여 이를 극복하기 위해.
• 제안된 TSG 게이트를 사용하여 자원 오버헤드(게이트 수 및 불필요 출력 수 등)를 최소화하는 효율적인 가역 가산기 회로를 설계하기 위해.
• TSG 게이트가 가역 논리 설계의 패러다임 전환을 가능하게 하여 전가산기를 단일 게이트로 실현할 수 있음을 입증하기 위해.

제안 방법

• 전가산기의 기능을 하나의 구성 요소에서 통합한 새로운 4×4 가역 게이트인 TSG(Toffoli-Square-Gray)를 제안한다.
• 다중 게이트를 연결하는 것 없이 단일 TSG 게이트만으로도 가역 전가산기를 설계한다.
• 확장성과 성능 평가를 위해 TSG 게이트 기반의 가역 리플 캐리 가산기 및 캐리 스킵 가산기를 구축한다.
• 기존 문헌과의 비교를 통해 가역 게이트 수와 불필요 출력 수 측면에서 회로 복잡도를 분석한다.
• 정확성과 효율성을 보장하기 위해 공식적인 논리 합성 및 게이트 수준 최적화를 수행한다.

실험 결과

연구 질문

• RQ1 다중 게이트가 필요 없이 단일 가역 게이트로 전가산기 기능을 실현할 수 있는가?
• RQ2 기존의 가역 게이트와 비교할 때 TSG 게이트는 가산기 회로에서 게이트 수와 불필요 출력 수 측면에서 어떻게 성능을 발휘하는가?
• RQ3 TSG 게이트는 리플 캐리 및 캐리 스킵 가산기와 같은 확장성 있고 효율적인 가역 가산기 아키텍처를 효과적으로 구성하는 데 사용될 수 있는가?
• RQ4 TSG 게이트는 저전력 및 양자계산을 위한 복잡한 가역 논리 시스템 설계에 어떤 잠재적 영향을 미칠 수 있는가?

주요 결과

• 제안된 TSG 게이트는 단일 게이트만으로도 가역 전가산기를 실현하여 회로 복잡도를 크게 감소시킨다.
• TSG 기반의 가역 리플 캐리 가산기는 기존 설계 대비 더 낮은 게이트 수와 더 적은 불필요 출력 수를 달성한다.
• TSG 기반의 캐리 스킵 가산기는 최적화된 캐리 논리로 인해 전파 지연을 줄여 성능을 더욱 향상시킨다.
• 전반적인 설계는 TSG 게이트가 더 효율적인 가역 산술 회로를 가능하게 하며, 복잡한 가역 시스템 설계의 기반을 마련하고 있음을 보여준다.