[논문 리뷰] Count-Less: A Counting Sketch for the Data Plane of High Speed Switches

Sunyoung Kim, Changhun Jung외 3명|arXiv (Cornell University)|2021. 11. 04.

Network Traffic and Congestion Control참고 문헌 35인용 수 8

한 줄 요약

Count-Less는 Tofino와 같은 ASIC 기반 프로그래머블 스위치에서 고속 스위치 데이터 플레인을 위한 새로운 카운팅 스케치를 도입하여, Split Counter 데이터 구조와 Minimum Update 알고리즘을 결합함으로써 Count-Min 스케치의 정확도를 향상시킨다. 이는 플로우 크기, 기수, 엔트로피, 플로우 분포 측정에서 FCM 및 Elastic Sketch를 능가하는 뛰어난 추정 정확도를 달성하면서도 메모리 사용량과 지연 시간을 감소시킨다.

ABSTRACT

Demands are increasing to measure per-flow statistics in the data plane of high-speed switches. Measuring flows with exact counting is infeasible due to processing and memory constraints, but a sketch is a promising candidate for collecting approximately per-flow statistics in data plane in real-time. Among them, Count-Min sketch is a versatile tool to measure spectral density of high volume data using a small amount of memory and low processing overhead. Due to its simplicity and versatility, Count-Min sketch and its variants have been adopted in many works as a stand alone or even as a supporting measurement tool. However, Count-Min's estimation accuracy is limited owing to its data structure not fully accommodating Zipfian distribution and the indiscriminate update algorithm without considering a counter value. This in turn degrades the accuracy of heavy hitter, heavy changer, cardinality, and entropy. To enhance measurement accuracy of Count-Min, there have been many and various attempts. One of the most notable approaches is to cascade multiple sketches in a sequential manner so that either mouse or elephant flows should be filtered to separate elephants from mouse flows such as Elastic sketch (an elephant filter leveraging TCAM + Count-Min) and FCM sketch (Count-Min-based layered mouse filters). In this paper, we first show that these cascaded filtering approaches adopting a Pyramid-shaped data structure (allocating more counters for mouse flows) still suffer from under-utilization of memory, which gives us a room for better estimation. To this end, we are facing two challenges: one is (a) how to make Count-Min's data structure accommodate more effectively Zipfian distribution, and the other is (b) how to make update and query work without delaying packet processing in the switch's data plane. Count-Less adopts a different combination ...

연구 동기 및 목표

• 메모리 활용도가 낮고 카운터 업데이트가 무분별한 문제로 인해 고속 스위치에서 Count-Min 스케치의 추정 정확도가 제한되는 문제를 해결하기 위해.
• 계층적 필터링을 통해 메모리 활용도가 낮은 문제를 겪는 FCM 및 Elastic Sketch와 같은 다중 스케치 체계의 비효율성을 극복하기 위해.
• TCAM과 같은 전용 하드웨어에 의존하지 않고도 다층 스케치의 정확도를 충족하거나 초월하는 단일 스케치 솔루션을 설계하기 위해.
• 레지스터 접근 및 업데이트 연산을 최소화하여 프로그래머블 스위치에서 저지연, 고처리량 패킷 처리를 가능하게 하기 위해.
• 실제 고속 스위치에 구현 가능한 ASIC 우수한 구현을 P4에서 제공하여 실세계 적용을 가능하게 하기 위해.

제안 방법

• 작은(마우스) 플로우에 더 많은 카운터를 할당하는 Split Counter 전략을 도입하여 지프-분포 트래픽 환경에서 메모리 효율성을 향상시킨다.
• d개의 해시 위치 중에서 최소값을 가진 카운터만 선택하여 패킷당 업데이트하는 카운터 수를 줄이는 Minimum Update 알고리즘을 적용한다.
• 다중 스케치나 TCAM 기반 필터에 의존하지 않는 단일 Count-Min 유사 스케치 구조를 사용하여 복잡성과 자원 오버헤드를 방지한다.
• Tofino와 같은 ASIC 기반 프로그래머블 스위치를 고려한 P4 호환 구현을 설계하여 SRAM, ALU 사용량, 해시 비트 수를 최소화한다.
• 과대추정 편향을 줄이면서도 낮은 처리 지연 시간을 유지하기 위해 보수적인 업데이트 논리를 적용한다.
• 피라미드 구조를 모티프로 삼은 계층적 카운터 할당을 설계했지만, 메모리 활용도와 업데이트 효율성에 최적화되어 있다.

실험 결과

연구 질문

• RQ1 특수 하드웨어 없이도 단일 스케치가 FCM 및 Elastic Sketch와 같은 다중 스케치 체계의 플로우 기반 측정 정확도를 뛰어넘을 수 있는가?
• RQ2 Split Counter 전략은 지프-분포 트래픽 하에서 메모리 활용도와 추정 정확도를 어떻게 향상시키는가?
• RQ3 Minimum Update 알고리즘이 데이터 플레인에서 카운터 업데이트 수와 처리 지연 시간을 얼마나 줄이는가?
• RQ4 최신 기술의 스케치들과 비교해보았을 때, Count-Less는 더 낮은 메모리 프로필과 자원 소비량(SRAM, ALU, 해시 비트)으로도 높은 정확도를 달성할 수 있는가?
• RQ5 Count-Less는 ASIC 기반 프로그래머블 스위치(예: Tofino)와 같은 실제 하드웨어에서 실현 가능하고 효율적인가?

주요 결과

• Minimum Update 전략을 적용한 Count-Less(CL4-MU)는 전체 정확도에서 최고 성능을 보이며, 플로우 크기 추정의 평균 상대 오차(ARE)를 표준 Count-Min의 7.181에서 0.601로 감소시켰다.
• CL4-MU는 기수 추정의 상대 오차(RE)를 0.001로 낮추었으며, Count-Min(0.007)과 FCM(0.002)보다 유의미하게 낮게 유지했다.
• 플로우 크기 분포 추정에서 CL4-MU는 가중 평균 상대 오차(WMRE)를 0.294로 달성하여 FCM(0.291)를 능가했고, Count-Min(1.159)에 비해 크게 향상시켰다.
• 엔트로피 추정의 상대 오차는 CL4-MU에서 0.005로 감소했으며, Count-Min(0.018)과 FCM(0.006)에 비해 훨씬 낮은 편향 제어 성능을 보였다.
• Tofino ASIC 스위치에서 FCM 대비 1.53배 낮은 지연 시간을 기록했으며, SRAM, ALU 연산, 해시 비트 소비량도 감소시켰다.
• P4로 구현한 프로토타입은 실제 하드웨어에서의 실현 가능성과 성능 향상을 확인했으며, 이론적 및 CPU 기반 평가 결과를 검증했다.