[논문 리뷰] Low charge noise quantum dots with industrial CMOS manufacturing

Asser Elsayed, Mohamed Shehata외 13명|arXiv (Cornell University)|2022. 12. 13.

Quantum and electron transport phenomena참고 문헌 61인용 수 4

한 줄 요약

이 논문은 맞춤형 300mm 산업용 CMOS 공정 라인을 사용하여 제작된 저전하노이즈 실리콘 MOS 스핀 큐비트를 보여주며, 1 Hz에서 평균 전하노이즈가 0.61 μeV/√Hz로 기록적인 저수준에 도달했고, 일부 장치에서는 0.1 μeV/√Hz 이하로 낮아졌다. MOS 게이트 스택 최적화와 CMOS 확장성 활용을 통해 밀리켈빈 온도에서 안정적이고 균일한 양자점 작동이 가능했으며, 노이즈는 이중 레벨 변동자 모델로 잘 기술되었다.

ABSTRACT

Silicon spin qubits are among the most promising candidates for large scale quantum computers, due to their excellent coherence and compatibility with CMOS technology for upscaling. Advanced industrial CMOS process flows allow wafer-scale uniformity and high device yield, but off the shelf transistor processes cannot be directly transferred to qubit structures due to the different designs and operation conditions. To therefore leverage the know-how of the micro-electronics industry, we customize a 300mm wafer fabrication line for silicon MOS qubit integration. With careful optimization and engineering of the MOS gate stack, we report stable and uniform quantum dot operation at the Si/SiOx interface at milli-Kelvin temperature. We extract the charge noise in different devices and under various operation conditions, demonstrating a record-low average noise level of 0.61 $μ$eV/${\sqrt{Hz}}$ at 1 Hz and even below 0.1 $μ$eV/${\sqrt{Hz}}$ for some devices and operating conditions. By statistical analysis of the charge noise with different operation and device parameters, we show that the noise source can indeed be well described by a two-level fluctuator model. This reproducible low noise level, in combination with uniform operation of our quantum dots, marks CMOS manufactured MOS spin qubits as a mature and highly scalable platform for high fidelity qubits.

연구 동기 및 목표

• 확장 가능한 양자 컴퓨팅을 위한 300mm 산업용 CMOS 제조 라인을 사용한 실리콘 MOS 스핀 큐비트 통합.
• 실리콘 기반 양자 시스템에서 고정밀 큐비트 작동에 필수적인 저전하노이즈 수준 확보.
• CMOS 호환 공정을 활용하여 밀리켈빈 온도에서 균일하고 안정적인 양자점 작동을 구현.
• CMOS로 제조된 양자점에서 주요 전하노이즈 원인 규명 및 특성 분석.
• 통계 분석을 통해 이중 레벨 변동자 모델이 주요 노이즈 메커니즘임을 검증.

제안 방법

• 게이트 스택 설계에 중점을 두어 실리콘 MOS 큐비트 통합을 위한 300mm 산업용 CMOS 공정 프로세스 맞춤화.
• 표준 CMOS 리터그래피 및 에칭 기법을 사용해 Si/SiOx 인터페이스에서 양자점을 제작.
• 밀리켈빈 온도에서의 저온 전기적 측정을 통해 양자점의 안정성과 전하노이즈 평가.
• 여러 장치와 작동 조건에서 전하노이즈 스펙트럼 분석을 수행해 노이즈 전력 스펙트럼 밀도 추출.
• 노이즈 데이터의 통계 분석을 통해 이중 레벨 변동자 모델 검증 및 노이즈와 장치 파라미터 간 상관관계 분석.
• 균일성과 고수율 확보를 위한 300mm 웨이퍼 스케일 플랫폼 활용.

실험 결과

연구 질문

• RQ1 맞춤형 산업용 CMOS 공정 라인을 사용해 실리콘 MOS 스핀 큐비트를 성공적으로 제조할 수 있는가?
• RQ2 밀리켈빈 온도에서 CMOS로 제조된 실리콘 양자점의 전하노이즈는 어느 정도의 수준에 도달할 수 있는가?
• RQ3 CMOS 플랫폼에서 다양한 장치와 작동 조건에 따라 전하노이즈는 어떻게 변화하는가?
• RQ4 이중 레벨 변동자 모델은 이 장치들에서 주요 전하노이즈 원인을 타당하게 기술하는가?
• RQ5 CMOS 제조 공정을 통해 균일하고 확장 가능하며 저노이즈의 양자점 작동을 어느 정도 실현할 수 있는가?

주요 결과

• 저자들은 여러 장치에서 평균 전하노이즈가 1 Hz에서 0.61 μeV/√Hz로 기록적인 저수준에 도달했다.
• 특정 장치와 작동 조건에서는 전하노이즈가 0.1 μeV/√Hz 이하로 낮아져 뛰어난 노이즈 감소 효과를 입증했다.
• 통계 분석을 통해 주요 전하노이즈 원인이 이중 레벨 변동자 모델로 잘 기술됨을 확인했다.
• 300mm 웨이퍼 전체에서 안정적이고 균일한 양자점 작동이 입증되어 웨이퍼 스케일 확장성이 가능했다.
• MOS 게이트 스택 설계 최적화로 표면 및 산화막 결함이 크게 감소하여 저노이즈 성능 기여.
• 결과적으로 CMOS로 제조된 실리콘 MOS 큐비트는 고정밀 양자 컴퓨팅을 위한 성숙하고 확장 가능한 플랫폼으로 자리매김했다.