[논문 리뷰] Scheduler of quantum circuits based on dynamical pattern improvement and its application to hardware design

Gian Giacomo Guerreschi|arXiv (Cornell University)|2019. 11. 29.

Quantum Computing Algorithms and Architecture참고 문헌 24인용 수 11

한 줄 요약

이 논문은 두 큐비트 게이트 연결성의 전반적인 향상을 위해 개별 게이트 라우팅이 아닌 전역 큐비트 배치 패턴을 평가하는 동적 패턴 향상 기반의 새로운 양자 회로 스케줄러를 제안한다. SWAP 연산을 통해 두 큐비트 게이트의 연결성을 가장 크게 향상시키는 것을 우선시함으로써, 이 방법은 QAOA 회로에서 최대 56%까지 회로 깊이와 라우팅 연산을 감소시키며, 하드웨어 설계를 안내한다. 이는 트랜스몬 아키텍처에서 세 개 이상의 서로 다른 큐비트 주파수를 제공하는 것이 성능 향상에 한계가 있음을 보여준다.

ABSTRACT

As quantum hardware increases in complexity, successful algorithmic execution relies more heavily on awareness of existing device constraints. In this work we focus on the problem of routing quantum information across the machine to overcome the limited connectivity of quantum hardware. Previous approaches address the problem for each two-qubit gate separately and then impose the compatibility of the different routes. Here we shift the focus onto the set of all routing operations that are possible at any given time and favor those that most benefit the global pattern of two-qubit gates. We benchmark our optimization technique by scheduling variational algorithms for transmon chips. Finally we apply our scheduler to the design problem of quantifying the impact of manufacturing decisions. Specifically, we address the number of distinct qubit frequencies in superconducting architectures and how they affect the algorithmic performance of the quantum Fourier transform.

연구 동기 및 목표

• 근접한 양자 하드웨어에서 제한된 큐비트 연결성 문제를 해결하기 위해, 개별 게이트 최적화를 넘어서 회로 스케줄링을 향상시키는 것.
• 전역 큐비트 배치 패턴을 고려하여 라우팅 오버헤드와 회로 깊이를 최소화하는 스케줄러를 개발하는 것.
• 특히 서로 다른 큐비트 주파수의 수와 같은 하드웨어 설계 선택의 알고리즘 성능에 미치는 영향을 평가하는 것.
• 런타임 컴파일과 초기 단계의 하드웨어 아키텍처 설계 모두에서 스케줄러의 유용성을 입증하는 것.

제안 방법

• 각 단계에서 모든 가능한 국소 라우팅 연산(SWAP 게이트)을 전역적인 두 큽비트 게이트 패턴에 미치는 영향에 따라 평가한다.
• 미래의 라우팅 효율성을 최대화하는 SWAP를 선택하는 동적 패턴 향상 정책을 사용하며, 레이어를 넘어서거나 되돌아오는 것을 고려하지 않는다.
• 기계 독립적 제약 조건(논리적 의존성, 상호 배제 큐비트 활성화)과 기계 종속적 제약 조건(연결성, 제어 전자기기 제한)을 통합한다.
• 최대 공통 엣지 부분그래프 문제를 해결하기 위한 휴리스틱 솔버를 사용하여 초기 큐비트 배치를 향상시켜 초깃점 라우팅 비용을 감소시킨다.
• 게이트가 교환 가능할 경우 게이트 재정렬을 지원하여 라우팅 연산을 크게 감소시킨다.
• 선형 및 2차원 트랜스몬 아키텍처에서 상세한 하드웨어 모델링을 적용하여 벤치마크 QAOA 및 QFT 회로에 이 방법을 적용한다.

실험 결과

연구 질문

• RQ1 개별 게이트 라우팅이 아닌 전역 큐비트 배치 패턴에 초점을 맞춤으로써 양자 회로 스케줄링을 어떻게 향상시킬 수 있는가?
• RQ2 초전도 아키텍처에서 큐비트 주파수 다양성이 양자 푸리에 변환 회로 성능에 어떤 영향을 미치는가?
• RQ3 게이트의 교환 가능성과 재정렬을 통해 변이형 양자 알고리즘에서 라우팅 오버헤드를 얼마나 줄일 수 있는가?
• RQ4 런타임 컴파일을 위한 스케줄러가 초기 단계의 하드웨어 설계 결정을 안내하는 데에도 유용한가?
• RQ5 회로 깊이와 라우팅 연산 측면에서 동적 패턴 향상 정책은 전통적인 개별 게이트 라우팅 전략에 비해 어떻게 비교되는가?

주요 결과

• 동적 패턴 향상 스케줄러는 게이트의 교환 가능성과 지능적인 SWAP 선택을 활용하여 QAOA 회로에서 최대 56%까지 라우팅 연산 수를 감소시킨다.
• 최대 공통 엣지 부분그래프 문제를 위한 휴리스틱의 사용은 초깃점 큐비트 배치를 크게 향상시켜 무작위 배치에 비해 초깃점 라우팅 비용을 감소시킨다.
• 선형 트랜스몬 어레이에서 QFT 회로를 구현할 경우, 세 개 이상의 서로 다른 큐비트 주파수를 사용하는 것은 성능 향상에 한계가 있으며, 이는 세 개의 주파수로 최적의 복잡성 대 성능 균형을 이룰 수 있음을 시사한다.
• 스케줄러가 강제 우선순위 순서를 깨는 능력(항상 우선순위를 무시하는 SR3 정책) 덕분에 비효율적인 게이트 반복 이동을 방지하고 고큐비트 시스템에서 병렬성을 향상시킨다.
• 스케줄러는 아키텍처 선택(예: 큐비트 주파수 다양성, 연결성)의 알고리즘적 영향을 정량화함으로써 하드웨어 설계를 효과적으로 안내한다.
• 사전 예측 전략이 필요 없이도 높은 병렬성과 낮은 회로 깊이를 달성함으로써, 전역 상태에 기반한 국소 결정이 강력한 최적화 결과를 이끌어낼 수 있음을 입증한다.