[논문 리뷰] Unrolled Polar Decoders, Part I: Hardware Architectures.

Pascal Giard, Gabi Sarkis외 2명|arXiv (Cornell University)|2015. 05. 06.

Error Correcting Code Techniques참고 문헌 25인용 수 7

한 줄 요약

이 논문은 복잡도를 감소시킨 순차적 취득 알고리즘을 기반으로 한 완전히 펼쳐낸 하드웨어 아키텍처의 가족을 제안하며, FPGA에서 400 Gbps 이상의 코딩된 전송속도를 달성한다. 이는 최신 기술 수준의 디코더보다 두 배수 정도 빠른 성능이며, 자원 사용량과 성능 간의 탄력적인 트레이드오프를 가능하게 한다.

ABSTRACT

This is the first in a two-part series of papers on unrolled polar decoders. In this paper (Part I), we present a family of architectures for hardware polar decoders using a reduced-complexity successive-cancellation decoding algorithm. The resulting fully-unrolled architectures are capable of achieving a coded throughput in excess of 400 Gbps on an FPGA, two orders of magnitude greater than current state-of-the-art polar decoders. Moreover, the proposed architectures are flexible in a way that makes it possible to explore the trade-off between resource usage and throughput.

연구 동기 및 목표

• 고속도, 저복잡도의 하드웨어 아키텍처를 설계하기 위해 폴라 디코더를 위한 설계.
• 폴라 디코더 구현에서 자원 사용량과 전송속도 간의 탄력적인 트레이드오프를 가능하게 하기 위해.
• 기존 최신 기술 수준의 폴라 디코더보다 코딩된 전송속도 측면에서 뚜렷한 성능 향상을 달성하기 위해.
• 복잡도를 감소시킨 순차적 취득 디코딩 알고리즘을 사용한 완전히 펼쳐낸 아키텍처의 실현 가능성 탐색.

제안 방법

• 논문은 복잡도를 감소시킨 순차적 취득 디코딩 알고리즘을 기반으로 한 완전히 펼쳐낸 폴라 디코더 하드웨어 아키텍처의 가족을 제안한다.
• 디코딩 과정을 완전히 펼쳐내어 반복 제어 논리를 제거함으로써 최대한의 전송속도를 확보하도록 아키텍처를 설계한다.
• 계산 복잡도를 줄이되 높은 전송속도를 유지할 수 있도록 디코딩 알고리즘을 최적화한다.
• 자원 활용도와 전송속도 간의 트레이드오프를 가능하게 하기 위해 구성 가능한 파라미터를 지원한다.
• 실시간 고속도 성능을 입증하기 위해 FPGA 플랫폼을 대상으로 한다.
• 파이pline 및 병렬 처리를 통해 디코딩 단계를 처리함으로써 지속적인 데이터 전송 속도가 400 Gbps를 초과하도록 한다.

실험 결과

연구 질문

• RQ1 어떻게 하드웨어 펼침을 통해 폴라 디코더 아키텍처를 최대 전송속도로 최적화할 수 있는가?
• RQ2 복잡도를 감소시킨 순차적 취득 알고리즘을 사용한 완전히 펼쳐낸 폴라 디코더의 구현 가능한 전송속도는 얼마인가?
• RQ3 펼쳐낸 폴라 디코더 설계에서 자원 사용량과 전송속도 간의 트레이드오프는 어느 정도까지 가능한가?
• RQ4 제안된 아키텍처는 기존 최신 기술 수준의 폴라 디코더와 성능 및 효율성 측면에서 어떻게 비교되는가?

주요 결과

• 제안된 펼쳐낸 폴라 디코더 아키텍처는 FPGA에서 400 Gbps를 초과하는 코딩된 전송속도를 달성한다.
• 이 전송속도는 현재 최신 기술 수준의 폴라 디코더보다 두 배수 정도 더 빠르다.
• 구성 가능한 설계 파라미터를 통해 자원 사용량과 전송속도 간의 탄력적인 트레이드오프를 지원한다.
• 복잡도를 감소시킨 순차적 취득 디코딩 알고리즘이 정확도를 희생시키지 않으면서도 고속도를 가능하게 한다.
• 완전히 펼쳐낸 설계로 반복 제어 논리를 제거하여 지속적인 고속 작동이 가능하다.
• 실현 가능성을 입증하기 위해 FPGA 플랫폼을 사용한 초고속 폴라 디코딩의 구현이 가능함을 보여준다.