[논문 리뷰] VLSI Architecture of Compact Non-RLL Beacon-based Visible Light Communication Transmitter and Receiver

Duc-Phuc Nguyen, Dinh-Dung Le외 3명|arXiv (Cornell University)|2018. 05. 09.

Optical Wireless Communication Technologies참고 문헌 20인용 수 3

한 줄 요약

이 논문은 펄스 길이 변조(Pulse-Width Modulation, PWM) 기반의 비디오 라이트 커뮤니케이션(VLC) 송신기 및 수신기의 첫 번째 VLSI 아키텍처를 제안하며, 런-레ング스 리미티드(Run-Length Limited, RLL) 코딩을 제거하기 위해 사전 스캐머(pre-scrambler)와 폴라 인코더(Polar encoder)를 활용함으로써 번짐(flicker) 완화와 함께 향상된 코드율(0.62)과 감소된 복잡도를 실현한다. 수신기는 3비트 소프트 디시전 필터를 통해 폴라 코드의 효율적인 소프트 디코딩을 가능하게 하여, RLL 기반 및 리드-솔로몬(Reed-Solomon) 코딩 시스템에 비해 뛰어난 비트 오류율(Bit-Error Rate, BER) 및 프레임 오류율(Frame-Error Rate, FER) 성능을 달성한다.

ABSTRACT

In this paper, we introduce a couple of hardware implementations of compact VLC transmitter and receiver for the first time. Compared with related works, our VLC transmitter is non-RLL one, that means flicker mitigation can be guaranteed even without RLL codes. In particular, we have utilized a centralized bit probability distribution of a prescrambler and a Polar encoder to create a non-RLL flicker mitigation solution. Moreover, at the receiver, a 3-bit soft-decision filter is proposed to analyze signals received from real VLC channel to extract log-likelihood ratio (LLR) values and feed them to the FEC decoder. Therefore, soft-decoding of Polar decoder can be implemented to improve the bit-error-rate (BER) performance of the VLC system. Finally, we introduce a novel very large scale integration (VLSI) architecture for the compact VLC transmitter and receiver; and synthesis our design under FPGA/ASIC synthesis tools. Due to the non-RLL basic, our system has an evidently good code-rate and a reduced-complexity compared with other RLL-based receiver works. Also, we present FPGA and ASIC synthesis results of the proposed architecture with evaluations of power consumption, area, energy-per-bits and so on.

연구 동기 및 목표

• 저성능 마이크로컨트롤러(MCU) 및 시스템온칩(SoC) 환경에서 RLL 기반 VLC 시스템의 높은 계산 복잡도와 하드웨어 오버헤드 문제를 해결하기 위함.
• 사전 스캐머와 폴라 인코딩을 통해 RLL 코딩의 필요성을 제거함으로써 비-RLL 번짐 완화 솔루션을 도입하기 위함.
• 실시간 소프트 디코딩을 위한 향상된 오류 수정 성능을 확보하기 위해, 컴act하고 저복잡도의 VLSI 아키텍처를 송신기 및 수신기 모두에 설계하기 위함.
• 현미경적 FPGA 및 ASIC 합성 기반으로 BER, FER, 에너지 효율성, 면적, 전력 소비 등의 성능 지표를 평가하기 위함.
• 비-RLL 시스템이 기존의 RLL 또는 RS 코딩 시스템에 비해 더 높은 코드율과 우수한 오류 성능을 달성할 수 있음을 입증하기 위함.

제안 방법

• 간단한 생성 다항식을 가진 사전 스캐머를 사용하여 비트 확률 분포를 43.75%~63.75% 범위로 중앙화함으로써 런-레ング스를 감소시키고, RLL 제약 없이도 DC 밸런스를 확보한다.
• 사전 스캐머 이후 폴라 인코더를 적용하여 제어된 런-레ング스와 향상된 스펙트럼 효율성을 갖춘 비-RLL 코드워드를 생성한다.
• 수신기에서 실시간 VLC 채널 신호로부터 로그-가능도 비율(Log-Likelihood Ratio, LLR) 값을 추출하기 위해 3비트 소프트 디시전 필터를 설계함으로써 폴라 코드의 소프트 디코딩을 가능하게 한다.
• 실제 조건에서의 성능 평가를 위해 저속도 데이터 전송을 위한 온오프 키링(On-Off Keying, OOK) 변조 방식을 사용한다.
• VLSI 아키텍처는 FPGA 및 ASIC 도구를 활용해 합성되며, 면적, 전력, Throughput, 비트당 에너지 소비 등의 성능 지표가 평가된다.
• 가우시안 노이즈 조건에서의 추가 백색 가우시안 노이즈(AWGN) 환경에서 BER 및 FER 곡선을 기반으로 RLL 기반 및 리드-솔로몬 코딩 시스템과의 비교 분석을 수행한다.

실험 결과

연구 질문

• RQ1 비-RLL VLC 시스템은 런-레ング스 리미티드(RLL) 코딩에 의존하지 않고도 번짐 완화를 달성할 수 있는가?
• RQ2 사전 스캐밍과 폴라 인코딩의 조합이 짧은 VLC 비콘 프레임에서 런-레링스와 DC 밸런스에 어떤 영향을 미치는가?
• RQ3 하드웨어로 구현된 VLC 수신기에서 소프트 디시전 필터링이 BER 및 FER 성능 향상에 얼마나 기여하는가?
• RQ4 기존의 RLL 기반 설계와 비교했을 때, 제안된 비-RLL VLSI 아키텍처의 면적, 전력 소비, 에너지 효율성 간의 상충 관계는 어떠한가?
• RQ5 비-RLL 시스템은 기존의 RLL 또는 RS 코딩 시스템에 비해 더 높은 코드율과 우수한 오류 성능을 달성할 수 있는가?

주요 결과

• 제안된 비-RLL 시스템은 RLL 기반 시스템의 코드율 0.49, 0.31, 0.13에 비해 상당히 높은 코드율 0.62를 달성한다.
• 시스템적 폴라 인코더(SPE)와 조합된 사전 스캐머는 최대 런-레링스를 최대 4.08배 감소시키며, 비시스템적 인코더(NSPE)와 조합 시 1.9배 감소시킨다.
• 비-RLL 폴라 코딩 시스템의 BER 성능은 동일하거나 낮은 코드율 조건에서 RS 코딩 시스템을 초월하며, 특히 코드율 0.62에서 두드러진다.
• 같은 신호 대 잡음비(SNR) 조건에서 제안된 시스템의 FER 성능은 RLL 기반 및 RS 코딩 시스템을 포함한 관련 연구들보다 뛰어나다.
• FPGA 및 ASIC 합성 결과는 유리한 면적 및 전력 효율성을 보이며, 비트당 에너지 소비 및 하드웨어 효율성 지표가 체계적 평가에 활용되었다.
• 소프트 디시전 필터는 실제 VLC 채널에서 효과적인 LLR 추출을 가능하게 하여, 하드웨어 환경에서 폴라 코드의 소프트 디코딩을 실현 가능하게 한다.