[논문 리뷰] Voltron: Understanding and Exploiting the Voltage-Latency-Reliability Trade-Offs in Modern DRAM Chips to Improve Energy Efficiency

Kevin K. Chang, A. Giray Yağlıkçı외 8명|arXiv (Cornell University)|2018. 05. 08.

Low-power high-performance VLSI design참고 문헌 51인용 수 4

한 줄 요약

Voltron은 런타임 DRAM 에너지 최적화 메커니즘으로, 배열 공급 전압을 명목 수준 이하로 낮추되, 핵심 DRAM 동작(활성화, 프리차지, 복구)의 지연을 동적으로 늘림으로써 신뢰성을 유지한다. 이는 현대 DDR3L 칩에서 에너지와 지연 간의 상충 관계를 균형 잡는 성능 모델을 활용하여 평균 10.5%의 DRAM 에너지 절감과 평균 7.3%의 시스템 에너지 절감을 달성하며, 메모리 집약적 워크로드에서 평균 1.8%의 성능 손실만을 유발한다.

ABSTRACT

This paper summarizes our work on experimental characterization and analysis of reduced-voltage operation in modern DRAM chips, which was published in SIGMETRICS 2017, and examines the work's significance and future potential. We take a comprehensive approach to understanding and exploiting the latency and reliability characteristics of modern DRAM when the DRAM supply voltage is lowered below the nominal voltage level specified by DRAM standards. We perform an experimental study of 124 real DDR3L (low-voltage) DRAM chips manufactured recently by three major DRAM vendors. We find that reducing the supply voltage below a certain point introduces bit errors in the data, and we comprehensively characterize the behavior of these errors. We discover that these errors can be avoided by increasing the latency of three major DRAM operations (activation, restoration, and precharge). We perform detailed DRAM circuit simulations to validate and explain our experimental findings. We also characterize the various relationships between reduced supply voltage and error locations, stored data patterns, DRAM temperature, and data retention. Based on our observations, we propose a new DRAM energy reduction mechanism, called Voltron. The key idea of Voltron is to use a performance model to determine by how much we can reduce the supply voltage without introducing errors and without exceeding a user-specified threshold for performance loss. Our evaluations show that Voltron reduces the average DRAM and system energy consumption by 10.5% and 7.3%, respectively, while limiting the average system performance loss to only 1.8%, for a variety of memory-intensive quad-core workloads. We also show that Voltron significantly outperforms prior dynamic voltage and frequency scaling mechanisms for DRAM.

연구 동기 및 목표

• 감소된 공급 전압 하에서 현대 DRAM 칩의 전압-지연-신뢰성 상충 관계를 이해하기 위해.
• 전압 스케일링이 DRAM 신뢰성, 지연, 데이터 유지 시간 및 오류 패턴에 미치는 영향을 특성화하기 위해.
• 데이터 무결성을 훼손하지 않으면서도 공격적인 DRAM 전압 스케일링을 가능하게 하는 저비용 런타임 메커니즘을 설계하기 위해.
• 사용자가 지정한 범위 내에서 성능 손실를 제약하면서 시스템 에너지 소비를 최소화하기 위해.
• DRAM 동작에서의 탐색 가능한 상충 관계를 폭로함으로써 새로운 에너지 효율적인 메모리 시스템 설계를 가능하게 하기 위해.

제안 방법

• 소프트맥을 사용하여 DRAM 공급 전압 제어 및 타이밍 파라미터 조정이 가능한 FPGA 기반 테스트 플랫폼을 구축하였다.
• 세 개의 공급업체에서 온 124개의 실제 DDR3L DRAM 칩을 대상으로 다양한 전압, 온도 및 데이터 패턴에서 실험적 특성 분석을 수행하였다.
• 실험적 결과의 전압-지연-신뢰성 관계를 검증하고 설명하기 위해 SPICE 회로 시뮬레이션을 사용하였다.
• 수용 가능한 성능 손실 기반으로 최적의 전압 스케일링 수준을 결정하기 위해 조각적 선형 성능 모델을 사용하여 Voltron을 제안하였다.
• 메모리 채널 주파수 유지를 위해 외부 회로에는 명목 전압을 유지하면서 DRAM 어레이에만 선택적 전압 스케일링을 적용하였다.
• 감소된 전압에 대응하기 위해 활성화, 프리차지 및 복구 동작의 지연을 동적으로 증가시켜 비트 오류를 제거하였다.

실험 결과

연구 질문

• RQ1 현대 DDR3L 칩에서 공급 전압을 명목 수준 이하로 낮추면, 신뢰성, 지연 및 데이터 유지 시간에 어떤 영향을 미치는가?
• RQ2 감소된 전압과 DRAM 데이터의 오류 위치 및 패턴 간의 관계는 어떠한가?
• RQ3 기본 DRAM 동작(활성화, 프리차지, 복구)의 지연을 늘임으로써 전압 스케일링으로 인한 오류를 제거할 수 있는가?
• RQ4 DRAM 시스템에서 전압 스케일링, 성능 손실 및 에너지 절감 간의 최적 상충 관계는 무엇인가?
• RQ5 런타임 메커니즘이 전압-지연-신뢰성 상충 관계를 어떻게 활용하여 신뢰성을 훼손하지 않고 에너지를 절감할 수 있는가?

주요 결과

• 공급 전압을 1.35V 이하로 낮추면 DRAM 데이터에 비트 오류가 발생하며, 전압이 낮아질수록 오류 비율이 증가한다.
• 활성화, 프리차지 및 복구 동작의 지연을 늘임으로써 전압 유도 비트 오류를 제거할 수 있으며, 이는 안전한 전압 스케일링을 가능하게 한다.
• 전압, 오류 위치 및 데이터 패턴 간의 관계는 비균일하며, 칩 고유의 공정 변동성에 따라 달라진다.
• Voltron은 메모리 집약적 워크로드 전반에서 평균 10.5%의 DRAM 에너지 소비 절감과 7.3%의 시스템 에너지 절감을 달성한다.
• Voltron은 이 에너지 절감을 평균 1.8%의 성능 손실만으로 달성하며, 이는 이전의 동적 전압 및 주파수 스케일링 기법보다 뛰어난 성능을 발휘한다.
• 실험적 특성 분석을 통해 전압 스케일링이 넓은 공급 전압 범위에서 안전하게 활용 가능하며, 메모리 시스템의 새로운 에너지 최적화 기회를 제공함을 확인하였다.