[论文解读] A 26 ps RMS time-to-digital converter core for Spartan-6 FPGAs

Sébastien Bourdeauducq|arXiv (Cornell University)|Mar 27, 2013

Advancements in PLL and VCO TechnologiesEngineering参考文献 3被引用 16

一句话总结

本论文提出了一种在Spartan-6 FPGA中实现的26 ps RMS精度时间到数字转换器（TDC）核心，采用基于进位链的延迟线结构，并结合双校准机制：用于补偿工艺失配的启动校准，以及通过环形振荡器频率跟踪实现的在线校准，以补偿电压和温度漂移。该设计实现了亚周期分辨率且无死区，代码在LGPL协议下免费开放。

ABSTRACT

We have designed, implemented and tested a time-to-digital converter core in a low-cost Spartan-6 FPGA. Our design exploits the finite propagation speed in carry chains to realize a delay line in which the propagation distance of the incoming signal's edges is measured using hundreds of taps. This technique enables the core to reach a precision far better than the minimum switching period of the FPGA flip-flops. To compensate for process, voltage and temperature (PVT) effects, our design uses a combination of two techniques: startup calibration and online calibration. The startup calibration uses a statistical method to estimate the delay between the taps of the delay line and helps eliminate the effect of process variations. The online calibration, which takes place without disruption of the core's operation, uses a ring oscillator whose frequency instability is measured and used to compensate for subsequent voltage and temperature effects on the delay line. Our tests show that our design reaches a precision of 26 ps RMS over a temperature range of 37C to 48C.

研究动机与目标

• 设计一种高精度、低成本的TDC核心，用于FPGA基础的定时系统，特别适用于粒子物理应用。
• 克服以往基于FPGA的TDC的局限性，包括校准期间的死区以及对输入信号统计特性的敏感性。
• 实现连续、非中断的校准，实时补偿电压和温度变化引起的延迟漂移。
• 实现完全开源的解决方案，提供LGPL协议下的免费VHDL代码，以确保可复现性和可集成性。
• 仅使用低成本Spartan-6 FPGA实现亚皮秒级分辨率，避免使用昂贵的商用TDC芯片。

提出的方法

• TDC采用Spartan-6 FPGA中的CARRY4原语构建的抽头延迟线，通过在每个抽头处使用D型触发器采样信号传播时间。
• 启动校准过程使用均匀概率的过渡信号构建原始时间戳直方图，基于抽头延迟估计生成查找表（LUT）。
• 在线校准通过在延迟线附近设置环形振荡器实现；测量其频率漂移，并利用线性插值实时更新LUT。
• 时间戳通过周期计数与校准后LUT提供的分数时间组合计算，支持用户定义的偏移量。
• 系统可测量上升沿和下降沿时间，通过极性输出进行区分。
• 采用两根长度不同的电缆进行差分测量，以评估精度，同时隔离共模噪声引起的抖动。

实验结果

研究问题

• RQ1 能否仅使用标准原语和开源设计，在低成本Spartan-6 FPGA中实现高精度TDC？
• RQ2 如何有效补偿FPGA进位链中由PVT引起的延迟变化，且不引入死区？
• RQ3 基于环形振荡器频率跟踪的在线校准是否能在温度和电压变化下实现低于30 ps RMS的分辨率？
• RQ4 使用非均匀校准信号（如轻微偏移的时钟）是否能降低启动校准直方图的波动性？
• RQ5 该TDC能否在支持多通道的同时保持高吞吐量和低延迟，并在单个FPGA上实现？

主要发现

• 在37°C至48°C的温度范围内，TDC的抖动达到26 ps RMS，证明其在PVT变化下仍具有高精度。
• 使用2 ns和4 ns电缆进行差分测量，标准差为37 ps，假设噪声独立且呈高斯分布，推算出单通道抖动为26 ps RMS。
• 在线校准能有效跟踪温度和电压漂移，在较高温度下相比仅启动校准，显著减少了LUT失配。
• 在线校准系统将不同温度下校准的LUT差异降低至低于同一温度下两次相同启动校准之间差异的水平。
• 核心具有低延迟（6个系统时钟周期）和高吞吐量，每事件仅引入3个周期的死区，通过轻微架构调整可减少至1个周期。
• 该设计支持在单个FPGA（如XC6SLX45T）上实现多通道，共享校准逻辑，可构建可扩展、低成本的多通道定时系统。