[论文解读] Resource optimization for fault-tolerant quantum computing

Adam Paetznick|arXiv (Cornell University)|Oct 19, 2014

Quantum Computing Algorithms and Architecture参考文献 124被引用 4

一句话总结

本论文提出新颖技术以减少容错量子计算中的资源开销，重点包括优化辅助比特制备、提升大码（如23量子比特Golay码）的阈值界限（实现0.132%的阈值）、以及利用非确定性电路实现单量子比特旋转的高效分解。此外，还引入基于VLSI启发式技术的表面码电路全局优化方法，显著降低时间和空间开销。

ABSTRACT

In this thesis we examine a variety of techniques for reducing the resources required for fault-tolerant quantum computation. First, we show how to simplify universal encoded computation by using only transversal gates and standard error correction procedures, circumventing existing no-go theorems. We then show how to simplify ancilla preparation, reducing the cost of error correction by more than a factor of four. Using this optimized ancilla preparation, we develop improved techniques for proving rigorous lower bounds on the noise threshold. Additional overhead can be incurred because quantum algorithms must be translated into sequences of gates that are actually available in the quantum computer. In particular, arbitrary single-qubit rotations must be decomposed into a discrete set of fault-tolerant gates. We find that by using a special class of non-deterministic circuits, the cost of decomposition can be reduced by as much as a factor of four over state-of-the-art techniques, which typically use deterministic circuits. Finally, we examine global optimization of fault-tolerant quantum circuits under physical connectivity constraints. We adapt techniques from VLSI in order to minimize time and space usage for computations in the surface code, and we develop a software prototype to demonstrate the potential savings.

研究动机与目标

• 为减少容错量子计算中巨大的资源开销，当前该开销已超出实验能力范围。
• 开发实用技术以降低错误纠正成本，尤其通过高效的辅助比特态制备。
• 提高对大码（如23量子比特Golay码）的量子噪声阈值的严格下限估计。
• 通过全局优化量子比特移动与门调度，最小化表面码架构中的电路深度与物理空间使用。
• 探索非确定性电路，以更高效地分解任意单量子比特旋转。

提出的方法

• 使用横跨门与标准错误纠正方法，简化通用编码量子计算，绕过已知的无解定理。
• 通过结构化态蒸馏协议，优化错误纠正用辅助比特制备，使其成本降低四倍以上。
• 应用递归错误传播模型，推导更紧致的噪声阈值下限，结合码距与有害性分析。
• 引入重复至成功电路作为非确定性方法，以分解任意单量子比特旋转，将门数减少最多四倍。
• 将基于VLSI的布线与布局算法适配至表面码电路，通过优化量子比特移动与门调度，显著降低时间和空间开销。
• 开发软件原型（Braidpack）以演示全局优化在表面码架构中可能实现的资源节省。

实验结果

研究问题

• RQ1 能否通过简化辅助比特制备来降低容错量子计算中的资源开销？
• RQ2 在去极化噪声下，23量子比特Golay码的噪声阈值下限可达到多紧？
• RQ3 非确定性电路能否使任意单量子比特旋转分解的成本低于确定性方法？
• RQ4 如何将VLSI中的全局优化技术适配至表面码量子电路，以最小化时间和空间使用？
• RQ5 当结合优化的辅助比特制备、改进的阈值界限与高效的门分解时，资源减少的实际极限是什么？

主要发现

• 在去极化噪声下，23量子比特Golay码的每门噪声阈值下限达到0.132%，为迄今最佳结果。
• 通过优化的态蒸馏协议，错误纠正用辅助比特制备成本降低四倍以上。
• 与确定性方法相比，非确定性重复至成功电路可将单量子比特旋转分解成本降低最多四倍。
• 采用VLSI启发式技术的全局优化显著降低了表面码电路的时间与空间开销，软件原型已展示可测量的资源节省。
• 所提方法共同显著降低了容错量子计算的资源开销，使实际实现更接近可行。
• 该工作为高码率码与非阿贝尔任意子的进一步探索奠定基础，但高效解码仍是关键开放挑战。