[論文レビュー] A proposed DAQ system for a calorimeter at the International Linear Collider

M. Wing, M. Warren+2 more|ArXiv.org|Nov 30, 2006

Particle Detector Development and Performance被引用数 4

ひとこと要約

本論文は、国際線形衝突装置（ILC）のカリメータに向けたスケーラブルで商業的要因に基づくデータ取得（DAQ）システムを提案する。PCIエクpressとネットワーク化されたファイバーリンクを活用し、2400万チャネルを処理し、しきい値抑制による100倍のデータ圧縮を実現する。このシステムは汎用的でバックプレーン不要かつアップグレード可能であり、リアルタイム再構成を可能にするため、抑制後の目標データ量は1バッチトレインあたり7.0 GBにまで削減され、25台のPCと50枚のPCIカードを用いて効率的なオフデバイスデータ処理が実現される。

ABSTRACT

This note describes R&D to be carried out on the data acquisition system for a calorimeter at the future International Linear Collider. A generic calorimeter and data acquisition system is described. Within this framework modified designs and potential bottlenecks within the current system are described. Solutions leading up to a technical design report will to be carried out within CALICE-UK groups.

研究の動機と目的

• 商業的オフザシェルフ部品を用いた汎用的でスケーラブルかつアップグレード可能なILCカリメータ用DAQシステムの設計を目的とする。
• 2400万チャネルの検出器におけるデータスループット、消費電力、システム統合の主なボトルネックを解決することを目的とする。
• 機械的設計の改善と冷却課題の低減を図るため、バックプレーン不要のリードアウトアーキテクチャを実現することを目的とする。
• 将来的な大規模プロトタイプおよび最終検出器に対応するため、ECALおよびHCALを統一したDAQシステムでサポートすることを目的とする。
• リアルタイムデータ圧縮およびローカルクラスタリングを支援し、効率的なイベント再構成を可能にするシステムの開発を目的とする。

提案手法

• プリアンプリケーション、シェーピング、デジタル化を内蔵する32チャネルVFE ASICを用い、FPGAベースのFEエレクトロニクスでしきい値抑制を実施する。
• ネットワークスイッチ経由で、FEエレクトロニクスからオフデバイス受信機へデータをファイバー光リンクで送信する。
• PCファームに搭載されたPCIエクプレス2.0+カードを活用し、高帯域幅のデータ受信、タイミング制御、ローカルクラスタリングを実現する。
• 1つのタワーあたり20スラブ分のデータを集約し、1本のファイバー・リンクあたり0.75 Gbit/sのデータレートを達成する。
• 14ビットADCのダイナミックレンジを採用し、1×1 cm²のパッドあたり最大10,000 MIPsを処理可能とし、1サンプルあたり2バイト、タイミングラベルは4バイトを割り当てる。
• 将来的な拡張性を考慮し、商業的ネットワーク機器とPCIエクプレスレーンを活用したモジュラーでスケーラブルなアーキテクチャを実装する。

実験結果

リサーチクエスチョン

• RQ1 最小限の電力と冷却要件で、2400万チャネルを効率的に処理できるDAQシステムの設計法は何か？
• RQ2 原始的データを250 GBから管理可能なレベルにまで圧縮する最適なデータ圧縮戦略（例：しきい値抑制）は何か？
• RQ3 バックプレーン不要で商業的部品を活用したDAQシステムは、大規模カリメータのリアルタイム処理およびローカルクラスタリングを実現できるか？
• RQ4 1本のファイバー・リンクあたりの最大データレートは何か？また、集約データを処理するには何台のPC／カードが必要か？
• RQ5 PCIエクプレスおよび標準ネットワークインfraストラクチャに基づくDAQシステムは、どの程度スケーラブルでアップグレード可能か？

主な発見

• しきい値抑制を施した後、原始的データレートは1バッチトレインあたり7.0 GBにまで低下し、250 GBから大幅に削減され、オフデバイス処理が現実可能になる。
• データ処理には約50枚のPCIカードが25台のPCに分散して使用され、冗長性および故障対策のため10～20％の余裕を確保する。
• 1つのタワーあたり20スラブ分のデータを束ねることで、1本のファイバー・リンクあたり0.75 Gbit/sのデータレートが達成可能であり、現在のファイバー技術で実現可能である。
• 32チャネルVFE ASICを用い、オンチップでのデジタル化としきい値抑制を実施することで、データ量が100分の1に圧縮される。
• 提案されたシステムはスケーラブルかつ汎用的であり、ECALおよびHCALの両方をサポート可能であり、EUDETプロジェクトの将来的なプロトタイプシステムとも互換性がある。
• PCIエクプレスと商業的ネットワーク部品の採用により、高帯域幅、柔軟性、および将来的なアップグレード性が実現される。