[論文レビュー] ABACuS: All-Bank Activation Counters for Scalable and Low Overhead RowHammer Mitigation

Ataberk Olgun|arXiv (Cornell University)|Oct 15, 2023

Security and Verification in Computing被引用数 4

ひとこと要約

ABACuS は、1 つの DRAM バンクにわたる行 ID ごとに 1 つの共有アクティベーションカウンタを使用して行アクティベーションを追跡することで、スケーラブルで低オーバーヘッドな RowHammer 減軽技術です。これにより、面積、パフォーマンス、エネルギーのオーバーヘッドを顕著に削減できます。1000 の RowHammer 閾値で 0.58% のパフォーマンスオーバーヘッドと 1.66% のエネルギーオーバーヘッドを達成し、最良の従来の低面積ソリューションの 2.5 倍、最良のパフォーマンス効率の高い代替手法の 22.72 倍の面積削減を実現しています。125 の閾値では同様に効果的です。

ABSTRACT

We introduce ABACuS, a new low-cost hardware-counter-based RowHammer mitigation technique that performance-, energy-, and area-efficiently scales with worsening RowHammer vulnerability. We observe that both benign workloads and RowHammer attacks tend to access DRAM rows with the same row address in multiple DRAM banks at around the same time. Based on this observation, ABACuS's key idea is to use a single shared row activation counter to track activations to the rows with the same row address in all DRAM banks. Unlike state-of-the-art RowHammer mitigation mechanisms that implement a separate row activation counter for each DRAM bank, ABACuS implements fewer counters (e.g., only one) to track an equal number of aggressor rows. Our evaluations show that ABACuS securely prevents RowHammer bitflips at low performance/energy overhead and low area cost. We compare ABACuS to four state-of-the-art mitigation mechanisms. At a near-future RowHammer threshold of 1000, ABACuS incurs only 0.58% (0.77%) performance and 1.66% (2.12%) DRAM energy overheads, averaged across 62 single-core (8-core) workloads, requiring only 9.47 KiB of storage per DRAM rank. At the RowHammer threshold of 1000, the best prior low-area-cost mitigation mechanism incurs 1.80% higher average performance overhead than ABACuS, while ABACuS requires 2.50X smaller chip area to implement. At a future RowHammer threshold of 125, ABACuS performs very similarly to (within 0.38% of the performance of) the best prior performance- and energy-efficient RowHammer mitigation mechanism while requiring 22.72X smaller chip area. ABACuS is freely and openly available at https://github.com/CMU-SAFARI/ABACuS.

研究の動機と目的

• 現代および将来の DRAM チップにおける RowHammer 脆弱性の増大に取り組むこと。特に、RowHammer 閾値 (N_RH) が 125 まで低下したことで、ビットフィップのリスクが高まっている。
• 従来のカウンタベースの RowHammer 減軽手法のスケーラビリティの限界を克服すること。N_RH が低下し、DRAM バンク数が増加する中で、面積とパフォーマンスのオーバーヘッドが著しく増加する問題を解消する。
• DRAM が RowHammer 攻撃に対してますます脆弱になる中でも、パフォーマンス、エネルギー、面積のオーバーヘッドを低く保てるハードウェアベースの減軽手法を設計すること。
• ソフトウェアや複雑なデバイスレベルの変更に依存せずに、安全でスケーラブルかつ効率的な RowHammer 保護を実現すること。

提案手法

• 各行 ID に対して 1 つの共有アクティベーションカウンタを用いる、新しいカウンタベースのメカニズムを提案。これにより、各バンクごとに個別のカウンタを維持するのではなく、全 DRAM バンク全体で共有する。
• メモリインタリーブと空間的局所性のため、通常のワークロードと RowHammer 攻撃の両方が、複数のバンクで同時に同じ行アドレスにアクセスすることが頻繁に発生することを観察。
• 共有カウンタを用いて、特定の行 ID を持つ行が RowHammer 閾値に近づいていることを検出。これにより、予防的リフレッシュやアクセスブロッキングをトリガーする。
• カウンタ論理を DRAM コントローラーまたはメモリコントローラーに統合し、既存のメモリサブシステムへの変更を最小限に抑える。
• DRAM バンク数の増加と RowHammer 閾値の低下に伴うスケーラビリティを効率的に確保する。
• バンク数に関係なく、ユニークな行 ID ごとに 1 つのカウンタのみを必要とすることで、面積コストを著しく削減する設計を実現する。

Figure 1 : DRAM organization (a), timing parameters (b), and RowHammer (c)

実験結果

リサーチクエスチョン

• RQ1 すべての DRAM バンクにわたる共有アクティベーションカウンタは、セキュリティやパフォーマンスを損なわせることなく、RowHammer 悪意ある行を効果的に検出できるか？
• RQ2 低 RowHammer 閾値における、ABACuS のパフォーマンス、エネルギー、面積オーバーヘッドは、従来のカウンタベースの RowHammer 減軽手法と比べてどの程度か？
• RQ3 DRAM バンク数の増加と RowHammer 脆弱性の悪化（つまり、N_RH の低下）に伴って、ABACuS はどの程度スケーリングするか？
• RQ4 ABACuS は、最新の最先端技術と同等またはそれ以上のセキュリティと効率性を達成しながら、顕著に少ないチップ面積を必要とするか？

主な発見

• RowHammer 閾値が 1000 の場合、ABACuS は単一コアで 0.58%、8 コアで 0.77% のパフォーマンスオーバーヘッドを示し、DRAM エネルギーオーバーヘッドはそれぞれ 1.66% と 2.12% であった。
• ABACuS は 1 DRAM ランクあたりたった 9.47 KiB のストレージを必要とし、同じ閾値で最良の従来の低面積手法よりも 2.5 倍の面積削減を達成した。
• 将来の RowHammer 閾値 125 では、ABACuS は最良のパフォーマンス・エネルギー効率の高い手法と 0.38% の差で同等のパフォーマンスを達成しながら、チップ面積を 22.72 倍も削減した。
• N_RH = 125 の 16、32、64 バンクシステムでは、すべての 62 個の単一コアワークロードで、パフォーマンスオーバーヘッドがそれぞれ 1.58%、1.50%、2.60% にとどまり、優れたスケーラビリティを示した。
• ABACuS は多様なワークロードにわたり低オーバーヘッドを維持し、バンク数の増加に伴って効率的にスケーリングするため、将来の高帯域幅・高容量 DRAM システムに適している。
• この技術は GitHub で自由に利用可能であり、信頼性の向上を目的とした整合性ベースのメカニズムと組み合わせて使用できる。

Figure 2 : Number of sibling rows activated before one sibling row is activated again, averaged across all DRAM row activations for each simulated workload and RowHammer attack (x-axis).