[論文レビュー] Architecture of a quantum multicomputer optimized for Shor's factoring algorithm

Van Meter, Rodney Doyle+2 more|arXiv (Cornell University)|Sep 21, 2006

Quantum Computing Algorithms and Architecture参考文献 17被引用数 32

ひとこと要約

本稿では、モジュラー指数計算手順に特に焦点を当て、qubusインターコネクトを用いた最適化された量子マルチコンピュータアーキテクチャを提案する。新規のアルゴリズムを導入することで、回路の深さをO(n³)からO(n log²n)またはO(n² log n)に低減し、6,000ビットの因数分解において最大100万倍の高速化を達成。エラー補正により1%のトランスポート失敗率でも耐障害性を確保する。

ABSTRACT

The quantum multicomputer consists of a large number of small nodes and a qubus interconnect for creating entangled state between the nodes. The primary metric chosen is the performance of such a system on Shor's algorithm for factoring large numbers: specifically, the quantum modular exponentiation step that is the computational bottleneck. This dissertation introduces a number of optimizations for the modular exponentiation. My algorithms reduce the latency, or circuit depth, to complete the modular exponentiation of an n-bit number from O(n^3) to O(n log^2 n) or O(n^2 log n), depending on architecture. Calculations show that these algorithms are one million times and thirteen thousand times faster, when factoring a 6,000-bit number, depending on architecture. Extending to the quantum multicomputer, five different qubus interconnect topologies are considered, and two forms of carry-ripple adder are found to be the fastest for a wide range of performance parameters. The links in the quantum multicomputer are serial; parallel links would provide only very modest improvements in system reliability and performance. Two levels of the Steane [[23,1,7]] error correction code will adequately protect our data for factoring a 1,024-bit number even when the qubit teleportation failure rate is one percent.

研究の動機と目的

• Shorの因数分解アルゴリズムを効率的かつスケーラブルに実行できる量子マルチコンピュータアーキテクチャの設計。
• Shorのアルゴリズムにおいて実行時間を支配する量子モジュラー指数計算の計算ボトルネックの低減。
• 分散型量子システムにおける性能と信頼性を考慮した、インターコネクトトポロジおよびアダー設計の評価と最適化。
• 現実的なエラー率下で大規模因数分解を実行する際のフォールトトレランスを確保すること。

提案手法

• 分散ノード間の長距離もつれを可能にするqubusインターコネクトを採用し、スケーラブルな量子計算を実現。
• 高度な算術アルゴリズムを用いて、モジュラー指数計算の回路深さをO(n³)からO(n log²n)またはO(n² log n)に低減する最適化された量子回路を設計。
• 5種類のqubusインターコネクトトポロジを評価し、さまざまな性能パラメータにおいて最も高速な2つのキャリーリープアダー実装を同定。
• 直列リンクが最適な選択であるとモデル化。並列リンクは信頼性および性能向上にほとんど寄与しない。
• 計算中におけるキュービット保護のため、2段階の[[23,1,7]]スティーブコードを適用し、1,024ビット因数分解に対してもフォールトトレランスを確保。

実験結果

リサーチクエスチョン

• RQ1 Shorのアルゴリズムをターゲットとした量子マルチコンピュータにおいて、遅延を最小化する最適なインターコネクトトポロジは何か？
• RQ2 大きなnに対して、量子モジュラー指数計算の回路深さをO(n³)未満に低減する方法は何か？
• RQ3 量子マルチコンピュータアーキテクチャにおける直列リンクと並列リンクの性能的トレードオフは何か？
• RQ4 1%のキュービットトランスポート失敗率下でも、2段階のスティーブコードが大規模因数分解中にどれほど効果的にエラーを保護するか？
• RQ5 さまざまなシステムパラメータ下で、モジュラー指数計算の実行が最も速いアダー構造は何か？

主な発見

• 提案されたアルゴリズムにより、モジュラー指数計算の回路深さがO(n log²n)またはO(n² log n)に低減され、スケーラビリティが顕著に向上した。
• 6,000ビットの数に対して、最適化されたアーキテクチャはO(n³)ベースラインと比較して最大100万倍の高速化を達成した。
• 広範な性能パラメータ範囲において、2種類のキャリーリープアダーが最も高速であることが同定された。
• 直列リンクは並列リンクを上回り、並列化による信頼性および性能向上は限定的であった。
• 2段階の[[23,1,7]]スティーブコードは、1%のキュービットトランスポート失敗率下でも1,024ビット数の因数分解を実行可能であるほど十分なエラー保護を提供した。