[論文レビュー] Automatic Optimization of Hardware Accelerators for Image Processing

Oliver Reiche, Konrad Häublein+4 more|arXiv (Cornell University)|Feb 26, 2015

CCD and CMOS Imaging Sensors参考文献 15被引用数 9

ひとこと要約

本論文では、ドメイン固有言語（DSL）コンパイラを用いて遅延とリソース使用量のトレードオフを分析することで、FPGAベースの画像処理アクセラレータの自動最適化フレームワークを提示している。性能指標をコンパイラにフィードバックすることで、システムはターゲット仕様に近いコードを生成し、ステレオブロックマッチングベンチマークにおいて手動最適化実装とほぼ同一の性能を達成している。

ABSTRACT

In the domain of image processing, often real-time constraints are required. In particular, in safety-critical applications, such as X-ray computed tomography in medical imaging or advanced driver assistance systems in the automotive domain, timing is of utmost importance. A common approach to maintain real-time capabilities of compute-intensive applications is to offload those computations to dedicated accelerator hardware, such as Field Programmable Gate Arrays (FPGAs). Programming such architectures is a challenging task, with respect to the typical FPGA-specific design criteria: Achievable overall algorithm latency and resource usage of FPGA primitives (BRAM, FF, LUT, and DSP). High-Level Synthesis (HLS) dramatically simplifies this task by enabling the description of algorithms in well-known higher languages (C/C++) and its automatic synthesis that can be accomplished by HLS tools. However, algorithm developers still need expert knowledge about the target architecture, in order to achieve satisfying results. Therefore, in previous work, we have shown that elevating the description of image algorithms to an even higher abstraction level, by using a Domain-Specific Language (DSL), can significantly cut down the complexity for designing such algorithms for FPGAs. To give the developer even more control over the common trade-off, latency vs. resource usage, we will present an automatic optimization process where these criteria are analyzed and fed back to the DSL compiler, in order to generate code that is closer to the desired design specifications. Finally, we generate code for stereo block matching algorithms and compare it with handwritten implementations to quantify the quality of our results.

研究の動機と目的

• 画像処理のFPGAプログラミングの複雑さを軽減し、アルゴリズムをドメイン固有言語（DSL）に抽象化すること。
• ハードウェアアクセラレータ設計における遅延とリソース使用量のトレードオフを自動で管理すること。
• リアルタイム制約およびリソース制約を満たす効率的なFPGAコードを生成できる高水準合成ツールの利用を可能にすること。
• 生成されたコードを手動最適化実装と比較することで、フレームワークの有効性を評価すること。

提案手法

• 著者らは、低レベルのFPGA実装詳細を抽象化する高水準DSLを用いて画像処理アルゴリズムを記述している。
• 合成された設計の遅延およびリソース使用量（BRAM、LUT、DSP、FF）を測定する性能分析フェーズを統合している。
• 分析結果をDSLコンパイラにフィードバックし、ターゲット最適化を指向した反復的コード生成をガイドしている。
• 迅速なプロトタイピングを可能にするために、C/C++に類似したコードをRTLに変換する高水準合成（HLS）ツールを採用している。
• ターゲット設計仕様に基づいてコード生成を調整するフィードバックループによって最適化プロセスが駆動されている。
• アプローチは、一般的な画像処理カーネルであるステレオブロックマッチングアルゴリズムを対象として評価されている。

実験結果

リサーチクエスチョン

• RQ1 性能分析からの自動フィードバックが、FPGA最適化画像処理コードの品質を向上させ得るか？
• RQ2 自動DSLベース最適化プロセスは、遅延およびリソース使用量の観点で、手動最適化FPGA実装にどの程度近づけるか？
• RQ3 高水準抽象化は、画像処理におけるFPGA設計に必要な専門知識をどの程度軽減できるか？
• RQ4 手動チューニングなしで、コンパイラのフィードバックによって遅延とリソース使用量のトレードオフを効果的に管理できるか？

主な発見

• 提案されたフレームワークは、ステレオブロックマッチングにおいて、手動最適化実装とほぼ同一の遅延およびリソース使用量を達成するFPGAコードを生成した。
• フィードバック駆動の最適化プロセスにより、開発段階でのエキスパートレベルのFPGA知識の必要性が顕著に低減された。
• DSLベースのアプローチにより、手動でチューニングされた設計とほぼ同等の性能特性を持つ迅速なコード生成が可能になった。
• 自動的かつデータ駆動のコンパイラフィードバックにより、遅延対リソース使用量のトレードオフが効果的にバランスされた。
• 評価により、生成されたコードが医療画像や自動車システムなどの安全要件が厳しいアプリケーションで求められるリアルタイム制約を満たすことが確認された。