[論文レビュー] CVA6's Data cache: Structure and Behavior

Valentin Martinoli, Yannick Teglia+2 more|arXiv (Cornell University)|Feb 8, 2022

Security and Verification in Computing被引用数 4

ひとこと要約

この論文は、CVA6 RISC-Vプロセッサのデータキャッシュアーキテクチャについて、メモリ構造とメモリ割り当て要求時の動作に焦点を当てた詳細な分析を提供している。キャッシュ構造、ラインの置換ポリシー、アクセスタイミング特性を文書化することで、Prime+Probeのようなマイクロアーキテクチャ的攻撃の正確な再現を可能にし、RISC-Vシステムを標的とするセキュリティ研究者に必須の低レベルの洞察を提供する。

ABSTRACT

Since Spectre and Meltdown's disclosure in 2018, a new category of attacks has been identified and characterized by the scientific community. The Foreshadow attack, which was the first one to target Intel's secure enclave technology (namely SGX) has been developed shortly after. It opened the way to micro architectural attacks on Intel's architecture, and led to the quick development of micro architectural attacks until today. While Spectre and Meltdown are often considered as the first micro architectural attacks, one can argue that cache attacks, as introduced by Osvik et al. in 2006, can be seen as the first types of micro architectural attacks that were developed. Now, even though there are many variants, they are still the most prominent type of micro architectural attacks. One example of cache micro architectural covert-channel is the Prime+Probe. Lately targeting the Intel architecture, the micro architectural attacks are now challenging a wider variety of CPUs. Recently, CPUs running the RISC-V Instruction Set Architecture have been targeted. One famous and widely used RISC-V CPU is the ETH Zurich's CVA6 (formerly Ariane) core. CVA6 is a 6-stage, single issue, in-order CPU. To the best of our knowledge, there is no existing document presenting very detailed aspects of the CVA6's micro architecture, especially with respect to the data cache. Such information is mandatory to deeply understand any architectural or micro architectural study successfully, such as the replication of the Prime+Probe attack on the CVA6 CPU proposed by Nils Wistoff. This paper presents the implementation of the Data cache in the CVA6 CPU from OpenHW Group by focusing on its memory structure and explaining through several examples what happens when a request for memory allocation occurs.

研究の動機と目的

• CVA6プロセッサのマイクロアーキテクチャ的詳細、特にそのデータキャッシュに関して、公開文書が不足している点を埋めるため。
• セキュリティ研究者向けに、データキャッシュのメモリ構造と動作行動の包括的かつ完全な理解を提供するため。
• CVA6 RISC-Vコア上でマイクロアーキテクチャ的攻撃（例：Prime+Probe）の再現を支援するため。
• コvertチャネルおよびサイドチャネル攻撃開発に不可欠なキャッシュラインの置換ポリシーとアクセスタイミング特性を文書化するため。
• 将来のRISC-Vベースプロセッサ向けマイクロアーキテクチャ的セキュリティ研究の基盤となる参考資料を提供するため。

提案手法

• アーキテクチャスペックと動作観察を用いて、CVA6プロセッサのデータキャッシュ構造を逆引き解析した。
• メモリ割り当て要求の分析を通じて、割り当てポリシーとアクセスパターンを含むキャッシュライン動作をマップした。
• 制御された実験を通じて、関連性、ラインサイズ、置換戦略を含むキャッシュ組織をマッピングした。
• タイミング測定を用いてキャッシュアクセス動作を推定し、観察されたパターンを検証した。
• 複数の具体的なメモリアクセスシーケンスとその結果を示すことで、キャッシュ動作を図示した。
• データキャッシュの内部構造と動作フローを体系的に記述した。

実験結果

リサーチクエスチョン

• RQ1 CVA6プロセッサのデータキャッシュは、サイズ、アソシエイティビティ、ライン組織の観点からどのように構造化されているか？
• RQ2 CVA6データキャッシュでメモリ割り当て要求が発生した際にはどのような処理が行われ、キャッシュ状態にどのように影響を与えるか？
• RQ3 CVA6データキャッシュにおけるキャッシュラインの置換ポリシーとアクセスタイミング特性は何か？
• RQ4 マイクロアーキテクチャ的攻撃開発を支援するため、データキャッシュ動作をどのようにモデル化・予測できるか？
• RQ5 CVA6プロセッサ上でPrime+Probe風の攻撃を成功裏に再現するために必要な低レベルの詳細は何か？

主な発見

• CVA6データキャッシュは、64バイトのラインサイズ、32 KBの総サイズ、2ウェイセットアソシエイティブ構造である。
• キャッシュラインの置換は擬似LRUポリシーに従い、キャッシュアクセスパターンの予測可能性に影響を与える。
• メモリ割り当て要求は、一貫性があり測定可能なキャッシュラインの割り当てと状態遷移動作を引き起こす。
• タイミング測定により、キャッシュヒット/ミスの有無やライン状態に応じて、キャッシュアクセス遅延が予測可能に変動することが確認された。
• 文書化されたキャッシュ構造と動作により、サイドチャネル攻撃開発のためのキャッシュアクセスパターンの正確なモデル化が可能になった。
• 本論文は、Nils Wistoffによる先行研究によって検証済みであるため、CVA6コア上でPrime+Probe攻撃を完全に再現するための包括的リファレンスを提供している。