[論文レビュー] Floorplet: Performance-aware Floorplan Framework for Chiplet Integration

Shixin Chen, Shanyi Li+6 more|arXiv (Cornell University)|Aug 3, 2023

Interconnection Networks and SystemsComputer Science被引用数 3

ひとこと要約

Floorplet は、コスト、信頼性、面積を同時に最適化する性能に配慮したチップレットベースアーキテクチャ向けのフロントプレーニングフレームワークであり、シミュレーション駆動の性能モデリングを統合しています。Gem5ベースのシミュレーションと数学的プログラミングを活用することで、2.5Dパッケージングにおいて性能、信頼性、設計制約を同時に最適化しながら、チップレット間通信コストを 24.81% 減少させます。

ABSTRACT

A chiplet is an integrated circuit that encompasses a well-defined subset of an overall system's functionality. In contrast to traditional monolithic system-on-chips (SoCs), chiplet-based architecture can reduce costs and increase reusability, representing a promising avenue for continuing Moore's Law. Despite the advantages of multi-chiplet architectures, floorplan design in a chiplet-based architecture has received limited attention. Conflicts between cost and performance necessitate a trade-off in chiplet floorplan design since additional latency introduced by advanced packaging can decrease performance. Consequently, balancing power, performance, cost, area, and reliability is of paramount importance. To address this challenge, we propose Floorplet, a framework comprising simulation tools for performance reporting and comprehensive models for cost and reliability optimization. Our framework employs the open-source Gem5 simulator to establish the relationship between performance and floorplan for the first time, guiding the floorplan optimization of multi-chiplet architecture. The experimental results show that our framework decreases inter-chiplet communication costs by 24.81%.

研究の動機と目的

• チップレットベースの 2.5D アーキテクチャにおいて、性能、コスト、信頼性、面積を同時に最適化する EDA ツールの不足に対処すること。
• 抽象モデルではなく、複雑なデータフローを持つ機能的チップレットを用いた現実的なフロントプレーニングを可能にすること。
• 物理的レイアウトとアーキテクチャ的性能を結びつけるために、フロントプレーニング意思決定の性能影響をシミュレーションでモデル化すること。
• バンプ応力やワーパージの閾値を含む信頼性制約をフロントプレーニングプロセスに組み込むこと。
• フロントプレーニング、性能、技術選択の初期段階での統合的最適化を支援する包括的なフレームワークを提供すること。

提案手法

• parChiplet は、明確な役割とインターフェースを持つ実際のシステムオンチップ（SoC）設計を、機能的で製造可能なチップレットに分割します。
• simChiplet は、オープンソースの Gem5 シミュレータを用いて、物理的フロントプレーニングレイアウトに基づくチップレット間通信遅延をモデル化します。
• optChiplet は、数学的プログラミング（例：Gurobi）を用いて、性能、面積、コスト、信頼性の複数の制約下でフロントプレーニングを同時に最適化します。
• フレームワークは、インタポーザーの配線長さと RDL ルーティング遅延をモデル化して、チップレット配置が性能に与える影響を定量的に評価します。
• バンプ応力とワーパージの閾値をモデル化する方程式を用いて、信頼性制約を符号化し、機械的破壊を回避します。
• 最適化パイプラインは、シミュレーションフィードバックを繰り返し統合することで、フロントプレーニングの解決策を段階的に最適化します。

実験結果

リサーチクエスチョン

• RQ1 2.5Dパッケージングにおける性能に配慮したフロントプレーニングを実現するため、どのように現実的なチップレット分割を達成できるか？
• RQ2 フロントプレーニングレイアウトは、チップレットベースシステムにおけるチップレット間通信遅延にどの程度の影響を与えるか？
• RQ3 性能指標を効果的にモデル化し、フロントプレーニングに統合することで、通信コストを低減できるか？
• RQ4 バンプ応力やワーパージなどの信頼性制約を、性能と面積と同時に最適化できるか？
• RQ5 マルチチップレットフロントプレーニングにおいて、性能、コスト、信頼性のトレードオフは何か、そしてどのように体系的にバランスを取れるか？

主な発見

• Floorplet フレームワークは、ベースライン手法と比較して、チップレット間通信コストを 24.81% 減少させました。
• 性能に配慮したフロントプレーニングは、最適な配置によりチップレット間遅延を最小化することで、システムスルーレートを顕著に向上させます。
• Gem5ベースのシミュレーションの統合により、実際のチップレットアーキテクチャにおけるフロントプレーニング意思決定の正確な性能モデリングが可能になりました。
• Gurobi ソルバを用いた数学的プログラミングにより、10～30チップレット設計（規模に応じて 20 分～10 時間）において、許容可能な時間内で最適または準最適な解が得られました。
• 本フレームワークは、従来の研究がしばしば無視する複雑な信頼性制約（バンプ応力やワーパージの閾値）をフロントプレーニングプロセスに効果的に統合できました。
• フロントプレーニングにおいて性能指標を無視すると、顕著な性能劣化が生じることが確認され、初期段階での性能駆動型最適化の必要性が裏付けられました。