[論文レビュー] High Speed and Area Efficient 2D DWT Processor based Image Compression" Signal & Image Processing

Sugreev Kaur, Rajesh Mehra|arXiv (Cornell University)|Jan 3, 2011

Advanced Data Compression Techniques参考文献 4被引用数 3

ひとこと要約

本論文は、FPGA上でパイプライン化部分並列アーキテクチャを用いた、高速かつ面積効率の良い2次元離散ウェーブレット変換（DWT）プロセッサを、画像圧縮用途に向けて提示する。Xilinx Spartan 3E（XC3S500E-4fg320）に実装された本設計は、231 MHz動作を達成し、117 mWの消費電力で動作する。これは、先行研究と比較して15%の速度向上を達成するとともに、リソース使用量の低減を実現した。

ABSTRACT

This paper presents a high speed and area efficient DWT processor based design for Image Compression applications. In this proposed design, pipelined partially serial architecture has been used to enhance the speed along with optimal utilization and resources available on target FPGA. The proposed model has been designed and simulated using Simulink and System Generator blocks, synthesized with Xilinx Synthesis tool (XST) and implemented on Spartan 2 and 3 based XC2S100-5tq144 and XC3S500E-4fg320 target device. The results show that proposed design can operate at maximum frequency 231 MHz in case of Spartan 3 by consuming power of 117mW at 28 degree/c junction temperature. The result comparison has shown an improvement of 15% in speed.

研究の動機と目的

• リアルタイムマルチメディアおよびインターネットアプリケーションにおける、高性能かつ低消費電力な画像圧縮のニーズに対応すること。
• DCTベースの圧縮技術の限界、例えばブロッキングアーティファクトや高圧縮比における主観的品質の低下を克服すること。
• 従来のDCT手法と比較して、より優れた画像品質と計算効率を提供するDWTプロセッサの設計。
• FPGAプラットフォームにおけるリアルタイム画像処理を想定した、ハードウェアリソース使用量とスループットの最適化。
• 最新のFPGA上でパイプライン化・部分並列アーキテクチャを用いることで、最小限の消費電力で高速動作を実現すること。

提案手法

• スループットの向上とリソース使用量の削減を図るために、パイプライン化部分並列アーキテクチャを採用する。
• 2次元DWTは、分離可能なアプローチを用いて実装され、まず行方向に1次元DWTを適用し、その後列方向に適用する。
• 計算効率とハードウェア複雑性の低減を図るために、リフトベースのDWTとハールウェーブレットフィルタを採用する。
• システムは、SimulinkにおけるSystem Generatorブロックを用いてモデル化され、Xilinx Synthesis Tool（XST）を用いて合成される。
• 性能とリソース使用量の比較のため、Spartan 2（XC2S100-5tq144）およびSpartan 3E（XC3S500E-4fg320）FPGAの両方で設計を実装する。
• 消費電力はXPowerユーティリティを用いて推定され、最大動作周波数を特定するためにタイミング解析が実施される。

実験結果

リサーチクエスチョン

• RQ1 パイプライン化・部分並列DWTアーキテクチャは、既存の設計と比較して、より高い速度と優れた面積効率を達成できるか？
• RQ2 提案されたDWTプロセッサの性能は、先行のFPGAベースの実装と比較して、最大動作周波数およびリソース使用量の点でどのように異なるか？
• RQ3 28°Cのジュンクション温度下での提案されたDWTプロセッサの消費電力はどの程度か？
• RQ4 最新のFPGA（Spartan 3E）を用いることで、旧式のFPGAプラットフォーム（Spartan 2）と比較して顕著な性能向上が達成できるか？
• RQ5 DCTベースの手法と比較して、提案された設計は、高圧縮比におけるブロッキングアーティファクトの低減と画像品質の向上をどの程度達成できるか？

主な発見

• Spartan 3EベースのXC3S500E-4fg320 FPGAに実装された本DWTプロセッサは、最大231.26 MHzの動作周波数を達成した。
• 28°Cのジュンクション温度下で、わずか117 mWの消費電力で動作し、低消費電力性を示した。
• リソース使用量が顕著に低減され、Spartan 3Eデバイスでは272スライス、498フリップフロップ、334 LUTが使用された。
• Virtex-II FPGA上で201.092 MHzで動作する参考設計[8]と比較して、15%の速度向上を達成した。
• Spartan 3Eベースの実装では利用可能なスライスの5%しか使用しなかったのに対し、Spartan 2デバイスでは23%を占めており、面積効率の優位性が明確に示された。
• タイミング解析により、最小周期が4.324 nsであることが確認され、リアルタイムアプリケーションに適した高スループット画像処理が可能となった。