[論文レビュー] Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding

Padmanabhan Balasubramanian, K. Prasad|arXiv (Cornell University)|Jun 13, 2017

Low-power high-performance VLSI design参考文献 36被引用数 4

ひとこと要約

本稿では、1ビット（SAFAs）および2ビット（DAFAs）の非同期フルアダーを用いた遅延に依存しないデュアルレール符号化と、冗長論理を統合した、レイテンシ最適化された非同期リップルキャリー・アダー（RCA）を提案する。4フェーズのリターン・ツー・ゼロハンドシェイキングプロトコルを採用することで、特に15個のDAFAsと2個のSAFAsを備えた32ビット構成において、最悪ケースレイテンシが低減され、理論的および実測レイテンシの間で強い相関関係が確認された。

ABSTRACT

Asynchronous circuits employing delay-insensitive codes for data representation i.e. encoding and following a 4-phase return-to-zero protocol for handshaking are generally robust. Depending upon whether a single delay-insensitive code or multiple delay-insensitive code(s) are used for data encoding, the encoding scheme is called homogeneous or heterogeneous delay-insensitive data encoding. This article proposes a new latency optimized early output asynchronous ripple carry adder (RCA) that utilizes single-bit asynchronous full adders (SAFAs) and dual-bit asynchronous full adders (DAFAs) which incorporate redundant logic and are based on the delay-insensitive dual-rail code i.e. homogeneous data encoding, and follow a 4-phase return-to-zero handshaking. Amongst various RCA, carry lookahead adder (CLA), and carry select adder (CSLA) designs, which are based on homogeneous or heterogeneous delay-insensitive data encodings which correspond to the weak-indication or the early output timing model, the proposed early output asynchronous RCA that incorporates SAFAs and DAFAs with redundant logic is found to result in reduced latency for a dual-operand addition operation. In particular, for a 32-bit asynchronous RCA, utilizing 15 stages of DAFAs and 2 stages of SAFAs leads to reduced latency. The theoretical worst-case latencies of the different asynchronous adders were calculated by taking into account the typical gate delays of a 32/28nm CMOS digital cell library, and a comparison is made with their practical worst-case latencies estimated. The theoretical and practical worst-case latencies show a close correlation....

研究の動機と目的

• デュアルオペランド加算のための非同期アダー設計における最悪ケースレイテンシの低減を目的とする。
• 均一なデュアルレール符号化を用いた遅延に依存しない、早期出力可能なRCAの開発を目的とする。
• 1ビットおよび2ビットのフルアダー（SAFAsおよびDAFAs）における冗長論理を活用したレイテンシ最適化を目的とする。
• 32/28nm CMOSライブラリを用いて理論的レイテンシモデルと実測値の照合を目的とする。
• 均一または非均一な遅延に依存しない符号化を用いたCLアダーおよびCSLAアダー設計と、提案されたRCAを比較することを目的とする。

提案手法

• 遅延に依存しないデュアルレール符号化に基づき、1ビット（SAFA）および2ビット（DAFA）の非同期フルアダーを設計する。
• クロックジッタおよびプロセス変動に対して耐性を持つ4フェーズのリターン・ツー・ゼロハンドシェイキングプロトコルを採用する。
• SAFAsおよびDAFAsに冗長論理を統合し、信号伝搬を高速化し、早期出力を可能にする。
• 15個のDAFAsと2個のSAFAsを用いて32ビット非同期RCAを構築し、クリティカルパス遅延を最小限に抑える。
• 32/28nm CMOSデジタルセルライブラリからの典型的なゲート遅延を用いて理論的最悪ケースレイテンシを計算する。
• 理論的レイテンシと実測最悪ケースレイテンシ推定値を比較し、設計の正確性を検証する。

実験結果

リサーチクエスチョン

• RQ1 SAFAsおよびDAFAsにおける冗長論理の統合は、非同期RCAの最悪ケースレイテンシを低減できるか？
• RQ2 提案されたデュアルレール符号化と4フェーズハンドシェイキングを用いたRCAは、CLアダーおよびCSLAアダー設計と比較して、レイテンシおよび耐性の面で優れているか？
• RQ3 理論的最悪ケースレイテンシは、提案された設計における実測レイテンシとどの程度相関しているか？
• RQ4 32ビット非同期RCAにおいて、DAFAsおよびSAFAsの最適な構成は何か、最小レイテンシを達成するには？
• RQ5 早期出力機能を有する均一なデュアルレール符号化は、非均一な符号化方式と比較して、より優れたレイテンシ性能を示すか？

主な発見

• 15個のDAFAsと2個のSAFAsを備えた32ビット非同期RCAは、従来のRCA、CLA、CSLA設計と比較して、最悪ケースレイテンシが低減された。
• 理論的最悪ケースレイテンシは実測レイテンシ推定値と強く相関しており、レイテンシモデルの正確性が裏付けられた。
• SAFAsおよびDAFAsに冗長論理を統合することで、出力生成が早期に可能となり、レイテンシ低減に寄与した。
• 均一なデュアルレール符号化と4フェーズリターン・ツー・ゼロハンドシェイキングを用いることで、クロック同期を必要とせず、耐性が確保された。
• 評価されたアダー種別の中で、提案された早期出力RCAは、同一の符号化およびプロトコル制約下で優れたレイテンシ性能を示した。
• 面積および消費電力のオーバーヘッドを低く抑えながら、非同期環境におけるタイミング性能を顕著に向上させた。