[論文レビュー] Mapping DEVS Models onto UML Models

Dmitry Zinoviev|ArXiv.org|Aug 30, 2005

Model-Driven Software Engineering Techniques参考文献 8被引用数 13

ひとこと要約

本論文は、離散イベントシステム仕様（DEVS）モデルをUMLの状態図およびコンポーネント図へ形式的かつ一貫性のあるマッピングを提案し、DEVSの形式的枠組みとUMLの産業標準的なグラフィカルモデリングおよびツール支援を統合することを可能にする。このマッピングはDEVSの意味論を保持し、階層的モデリングをサポートし、UML準拠のツールを用いた自動シミュレーションを可能にする。

ABSTRACT

Discrete event simulation specification (DEVS) is a formalism designed to describe both discrete state and continuous state systems. It is a powerful abstract mathematical notation. However, until recently it lacked proper graphical representation, which made computer simulation of DEVS models a challenging issue. Unified modeling language (UML) is a multipurpose graphical modeling language, a de-facto industrial modeling standard. There exist several commercial and open-source UML editors and code generators. Most of them can save UML models in XML-based XMI files ready for further automated processing. In this paper, we propose a mapping of DEVS models onto UML state and component diagrams. This mapping may lead to an eventual unification of the two modeling formalisms, combining the abstractness of DEVS and expressive power and ``computer friendliness'' of the UML.

研究の動機と目的

• DEVSにおける標準化されたグラフィカル表現の欠如が、ツール支援およびシミュレーションを妨げているという問題に対処する。
• 従来のDEVSからUMLへのマッピングが離散状態を統合したり、非標準の図を依存したりするという制限を克服する。
• 標準UML図を用いてDEVSモデルをUMLベースのソフトウェア工学ワークフローにシームレスに統合することを可能にする。
• DEVSの意味論（時間進捗関数およびイベント駆動型遷移を含む）を保持する形式的かつ数学的根拠に基づくマッピングを提供する。
• DEVSから実行可能なUMLモデルへの自動変換の基盤を築く。

提案手法

• DEVS原子モデルからUML状態図への形式的マッピングを定義し、状態、遷移、イベント、時間進捗関数を表現する。
• DEVSの内部および外部遷移を、イベントによってトリガーされるUML状態遷移にマッピングし、時間制約は時間ガードを用いてモデル化する。
• DEVS結合モデルをUMLコンポーネント図で表現し、最上位コンポーネントをシステムとし、サブコンポーネントを内部コンポーネントとして扱う。
• DEVSの入力および出力ポートを、型付きのイベント名を持つUMLポートにマッピングし、意味論的一致性を確保する。
• 外部結合はUMLのデリゲーション接続子、内部結合はアセンブリ接続子を用いてモデル化し、コンポーネント間の信号伝達を反映する。
• UML状態遷移条件およびガードに時間進捗関数およびイベントスケジューリング論理を符号化することで、DEVSの意味論を保持する。

実験結果

リサーチクエスチョン

• RQ1 DEVSモデルを形式的にUML状態図にマッピングする方法は何か。この際、離散イベントの意味論が保持されるか。
• RQ2 UMLコンポーネント図を用いてDEVSの階層的結合モデルを効果的に表現する最適な方法は何か。
• RQ3 DEVSのイベント駆動型遷移および時間進捗関数を、UML状態遷移論理に意味論的にマッピングする方法は何か。
• RQ4 従来のDEVSからUMLへのマッピングの限界は何か。本研究はそれらをどのように克服しているか。
• RQ5 一貫性があり形式的なDEVSとUML間のマッピングは、自動シミュレーションおよびコード生成を可能にするか。

主な発見

• 提案されたマッピングは、DEVS原子モデルをUML状態図で一貫性を持って形式的かつ正確に表現する方法を提供し、内部および外部遷移、イベント、時間進捗動作を保持する。
• 結合DEVSモデルは、外部結合にデリゲーション接続子、内部結合にアセンブリ接続子を用いたUMLコンポーネント図により効果的にモデル化される。
• 本手法は、各DEVSコンポーネントをポートおよび接続子を明確に定義したUMLコンポーネントとして表現することで、階層的モデリングをサポートする。
• DChartsのような従来のツールが状態を単一状態に統合して意味論的損失を生じさせたのに対し、本手法は離散状態遷移を保持する。
• 本マッピングは、将来的な実行可能UMLへの自動変換を可能にし、DEVSモデルからのシミュレーションおよびコード生成への道筋を提供する。
• 本手法はUML 2.0の標準に整合しており、今後の研究において複合構造図がさらに良好な整合性を提供する可能性を示唆している。