[論文レビュー] Pareto-Efficient Quantum Circuit Simulation Using Tensor Contraction Deferral

Edwin Pednault, John A. Gunnels+7 more|arXiv (Cornell University)|Oct 16, 2017

Quantum Computing Algorithms and Architecture参考文献 49被引用数 32

ひとこと要約

本稿では、大規模な量子回路の古典的コンピュータ上におけるパレート効率的シミュレーションを可能にするテンソル結合の延期を導入する。非隣接テンソル結合を延期し、階層的分解と補助記憶装置を活用することで、深さ27の7×7量子ビット回路（4.5 TBメモリ）および深さ23の8×7回路をシミュレートした。これにより、従来の限界を超えて、リソース要件をペタバイトからテラバイトに削減し、かつて不可能とされた回路のシミュレーションの可能性を示した。

ABSTRACT

With the current rate of progress in quantum computing technologies, systems with more than 50 qubits will soon become reality. Computing ideal quantum state amplitudes for circuits of such and larger sizes is a fundamental step to assess both the correctness, performance, and scaling behavior of quantum algorithms and the fidelities of quantum devices. However, resource requirements for such calculations on classical computers grow exponentially. We show that deferring tensor contractions can extend the boundaries of what can be computed on classical systems. To demonstrate this technique, we present results obtained from a calculation of the complete set of output amplitudes of a universal random circuit with depth 27 in a 2D lattice of $7 imes 7$ qubits, and an arbitrarily selected slice of $2^{37}$ amplitudes of a universal random circuit with depth 23 in a 2D lattice of $8 imes 7$ qubits. Combining our methodology with other decomposition approaches found in the literature, we show that we can simulate $7 imes 7$-qubit random circuits to arbitrary depth by leveraging secondary storage. These calculations were thought to be impossible due to resource requirements.

研究の動機と目的

• 古典的システム上で大規模量子回路をシミュレートする際の指数的リソース増加を克服すること。
• 49量子ビットを超えるユニバーサルランダム回路のシミュレーションを可能にし、かつては非現実的とされたものを実現すること。
• テンソル結合の延期と階層的分解を通じて、メモリおよび計算リソースの要件を低減すること。
• 補助記憶装置と最適化されたテンソルスライスを活用して、深さのある量子回路のシミュレーションの可能性を示すこと。
• 量子回路シミュレーションにおけるテンソル結合手法の統合的視点を提供すること。

提案手法

• 隣接しない結合の延期により、部分回路を独立してシミュレートし、後から組み合わせることでメモリ圧力を軽減できる。
• 階層的分解戦略を用い、深さ方向および行方向に回路を分割することで、もつれとメモリ使用量を管理する。
• 中間テンソルのサイズと浮動小数点演算の回数を最小限に抑える最適化された結合順序を用いたテンソルネットワークを採用する。
• 補助記憶装置を活用して、主記憶の限界を超えてシミュレーションを拡張し、7×7回路の任意の深さにおける完全なシミュレーションを可能にする。
• 単一の振幅は、前向きと後ろ向きの部分回路を独立してシミュレートし、効率的な順序でそれらのテンソルを結合することで計算する。
• 先行の分解技術（例：Hanerらの手法）と組み合わせることで、さらにシミュレーション能力を拡張できる。

実験結果

リサーチクエスチョン

• RQ1 テンソル結合の延期は、古典的ハードウェア上で従来の限界を超える大規模な量子回路のシミュレーションを可能にするか？
• RQ2 非隣接結合の延期は、量子回路シミュレーションにおけるメモリおよび計算リソース要件をどの程度低減できるか？
• RQ3 スケーラビリティおよびリソース効率の観点から、従来のテンソルネットワーク手法と比較して、結合の延期はどのように異なるか？
• RQ4 補助記憶装置は、主記憶容量を超える深さのある量子回路のシミュレーションに効果的に利用できるか？
• RQ5 Markovらの研究における回路ルールの変更が、このフレームワークを通じて分析された場合、シミュレーションの難易度にどのような影響を与えるか？

主な発見

• 著者らは、深さ27の7×7量子ビットユニバーサルランダム回路を成功裏にシミュレートした。主記憶は4.5 TBをわずかに超えたが、従来の最先端手法では8 PBが必要とされた。
• 深さ23の8×7量子ビット回路も、主記憶3.0 TBをわずかに超えてシミュレートした。一方、当時の既存手法では1 EBが必要とされた。
• 結合の延期と補助記憶の組み合わせにより、7×7回路の任意の深さにおける完全なシミュレーションが可能になり、従来の非現実的とされた課題を克服した。
• リソース要件をペタバイトからテラバイトに削減し、メモリと深さスケーリングの両面でパレート改善を実現した。
• このフレームワークを用いて、改訂された回路ルールの影響を定量的に分析し、新しいベンチマーク下でシミュレーションの難易度が上昇することを示した。
• 最適化されたテンソル結合順序を用いることで、メモリに収容できない回路に対しても、個々の振幅を効率的に計算可能となった。