[論文レビュー] Read Disturb Errors in MLC NAND Flash Memory

Yu Cai, Yixin Luo+4 more|arXiv (Cornell University)|May 8, 2018

Advanced Data Storage Technologies参考文献 21被引用数 9

ひとこと要約

本論文は、2Y-nm MLC NANDフラッシュメモリにおけるリード干渉エラーの初の実験的同定を報告し、しきい値電圧シフトがリード回数、ウェア、パススルーバイアスに伴い増加することを特定した。本研究では、耐久性を21%向上させる動的パススルーバイアスチューニング技術と、従来訂正不能とされていたエラーを確率的に回復させる新規メカニズム（RDR）を提案。これにより、生ビットエラー率が36%低減された。

ABSTRACT

This paper summarizes our work on experimentally characterizing, mitigating, and recovering read disturb errors in multi-level cell (MLC) NAND flash memory, which was published in DSN 2015, and examines the work's significance and future potential. NAND flash memory reliability continues to degrade as the memory is scaled down and more bits are programmed per cell. A key contributor to this reduced reliability is read disturb, where a read to one row of cells impacts the threshold voltages of unread flash cells in different rows of the same block. For the first time in open literature, this work experimentally characterizes read disturb errors on state-of-the-art 2Y-nm (i.e., 20-24 nm) MLC NAND flash memory chips. Our findings (1) correlate the magnitude of threshold voltage shifts with read operation counts, (2) demonstrate how program/erase cycle count and retention age affect the read-disturb-induced error rate, and (3) identify that lowering pass-through voltage levels reduces the impact of read disturb and extend flash lifetime. Particularly, we find that the probability of read disturb errors increases with both higher wear-out and higher pass-through voltage levels. We leverage these findings to develop two new techniques. The first technique mitigates read disturb errors by dynamically tuning the pass-through voltage on a per-block basis. Using real workload traces, our evaluations show that this technique increases flash memory endurance by an average of 21%. The second technique recovers from previously-uncorrectable flash errors by identifying and probabilistically correcting cells susceptible to read disturb errors. Our evaluations show that this recovery technique reduces the raw bit error rate by 36%.

研究の動機と目的

• 最新の2Y-nm MLC NANDフラッシュメモリにおけるリード干渉エラーを実験的に同定すること。これは、これまでのオープンリサーチ文書において十分に研究されていなかった現象である。
• リード操作回数、プログラミング/エラースイッチング回数、保持時間との関係で、リード干渉によるしきい値電圧シフトの大きさがどのように相関するかを理解すること。
• パススルーバイアスレベルがリード干渉の深刻さおよびフラッシュメモリの寿命に与える影響を調査すること。
• リード干渉を低減するために、ブロックごとにパススルーバイアスを動的に調整する軽量で効果的な緩和技術を開発すること。
• リード干渉に脆弱なセルを特定し、確率的に訂正する新規の回復メカニズムを設計すること。

提案手法

• 実際の2Y-nm MLC NANDフラッシュチップを用いて、リード回数、ウェアレベル、保持時間の変動に伴うしきい値電圧シフトを測定する広範な実験を実施した。
• 提案された$V_{pass}$ Tuning：リード中にトンネル効果に起因するしきい値電圧シフトを最小限に抑えるために、ブロック単位でパススルーバイアスを動的に調整する技術。
• リード干渉回復（RDR）：プロセスばらつきを活用して、リード干渉に特に脆弱なセルを特定し、確率的に訂正する誤り回復技術。
• 実際のワークロードトレースを用いて、$V_{pass}$ Tuningの耐久性向上効果を評価し、実ワークロード下で平均21%のフラッシュ寿命の延長を示した。
• 実際のフラッシュチップ上でRDRを評価し、従来訂正不能とされていたエラーを訂正することで、生ビットエラー率が36%低減することを実証した。
• プロセスばらつきによりセル間でリード干渉シフトに差が生じることを観察し、これを利用して標的的かつ確率的な訂正を可能にする。

実験結果

リサーチクエスチョン

• RQ1 2Y-nm MLC NANDフラッシュにおいて、リード操作回数、プログラミング/エラースイッチング回数、保持時間は、リード干渉に起因するしきい値電圧シフトの大きさにどのように影響するか？
• RQ2 パススルーバイアスを低くすることで、リード干渉エラーはどれほど低減され、フラッシュメモリの耐久性はどれほど延びるか？
• RQ3 フラッシュチップ内でのプロセスばらつきを活用して、リード干渉に脆弱なセルを特定し、確率的に訂正することは可能か？
• RQ4 ワークロードの局在性は、現代のフラッシュメモリシステムにおけるリード干渉エラーの発生にどのような影響を及えるか？
• RQ5 動的パススルーバイアスチューニングは、実際のフラッシュコントローラーにおいて実用的かつ低コストの緩和技術として利用可能か？

主な発見

• リード干渉に起因するしきい値電圧シフトは、リード回数の増加に伴い顕著に増加し、最新の2Y-nm MLC NANDフラッシュでは、わずか20,000回のリード後にもエラーが発生する。
• リード干渉エラーの発生確率は、ウェア（プログラミング/エラースイッチング回数）が高くなるほど、および保持時間が長くなるほど上昇する。
• パススルーバイアスを低くすることで、しきい値電圧シフトの大きさが低減され、リード干渉の影響が緩和され、フラッシュメモリの耐久性が延びる。
• $V_{pass}$ Tuningは、ブロックごとにパススルーバイアスを動的に調整することで、リード干渉エラーを低減し、実ワークロード下で平均21%の耐久性向上を達成した。
• RDR回復メカニズムは、リード干渉に特に脆弱なセルを特定し、確率的に訂正することで、生ビットエラー率を36%低減した。
• フラッシュチップ内でのプロセスばらつきにより、リード干渉に対する感受性に差が生じ、これによりRDRのような標的的回復メカニズムの設計が可能になった。