[論文レビュー] Tensor Networks for Simulating Quantum Circuits on FPGAs

Maksim Levental|arXiv (Cornell University)|Aug 15, 2021

Quantum Computing Algorithms and Architecture参考文献 31被引用数 6

ひとこと要約

本論文では、FPGAを用いた量子回路シミュレーションにおけるメモリオーバーヘッドを低減するためにテンソルネットワークの使用を提案し、メモリ使用量を最小限に抑えつつ計算を高速化する効率的なテンソル結合を実現する。2種類のFPGA用行列乗算設計（シスチールアレイとネイティブ乗算）を実装し、結合順序の最適化にベイズ最適化を用いることで、グリーディ探索を上回る性能を達成した。サイクル正確なシミュレーションにおいて、シスチールアレイはネイティブ手法よりも高速な実行を達成した。

ABSTRACT

Most research in quantum computing today is performed against simulations of quantum computers rather than true quantum computers. Simulating a quantum computer entails implementing all of the unitary operators corresponding to the quantum gates as tensors. For high numbers of qubits, performing tensor multiplications for these simulations becomes quite expensive, since $N$-qubit gates correspond to $2^{N}$-dimensional tensors. One way to accelerate such a simulation is to use field programmable gate array (FPGA) hardware to efficiently compute the matrix multiplications. Though FPGAs can efficiently perform tensor multiplications, they are memory bound, having relatively small block random access memory. One way to potentially reduce the memory footprint of a quantum computing system is to represent it as a tensor network; tensor networks are a formalism for representing compositions of tensors wherein economical tensor contractions are readily identified. Thus we explore tensor networks as a means to reducing the memory footprint of quantum computing systems and broadly accelerating simulations of such systems.

研究の動機と目的

• FPGAの制限されたブロックRAMに起因する制約を受ける中で、量子回路シミュレーションのメモリフットプリントを低減すること。
• テンソルネットワークを形式的枠組みとして用い、メモリ使用量と計算時間を最小化する効率的なテンソル結合順序を特定すること。
• 量子回路シミュレーションにおけるテンソル結合に適した、2種類のFPGAベースの行列乗算アーキテクチャ（シスチールアレイとネイティブ乗算）の実装と評価を行うこと。
• FPGAへの展開を想定した文脈において、異なる結合順序探索戦略（グリーディ探索対ベイズ最適化）の性能を比較すること。

提案手法

• 高次元テンソルを低次元テンソルのネットワークに分解できるように、量子回路をテンソルネットワークとして表現すること。
• 直接的な行列乗算よりも効率的な量子状態の時間発展を実現するため、テンソルネットワークの結合を用いること。
• FPGAに最適化された2種類の行列乗算ユニットを実装：ストリーミングデータに適したシスチールアレイと、乗算-積算演算を完全にハードウェアインスタンス化したネイティブ設計。
• グリーディ探索とベイズ最適化（BPO）による最適な結合順序を計算するために、市販のライブラリを用いること。
• 物理的FPGAアクセスなしで実行時間とメモリ使用量を評価するため、Verilatorを用いたサイクル正確なシミュレーションを実施すること。
• 量子ビット数（n）と回路の深さ（k）が異なるランダムな量子回路を対象に、性能を評価すること。

実験結果

リサーチクエスチョン

• RQ1 メモリ制約のあるFPGA上で、テンソルネットワークは量子回路シミュレーションのメモリフットプリントを効果的に低減できるか？
• RQ2 グリーディ探索とベイズ最適化の両方の結合順序探索戦略は、収束速度と解の質の観点でどのように比較できるか？
• RQ3 FPGA上でのテンソルネットワーク結合に適した行列乗算アーキテクチャとして、シスチールアレイとネイティブ設計のどちらがより優れたパフォーマンスとリソース効率を示すか？
• RQ4 シミュレーテッドFPGA実行時間は、実世界のパフォーマンスをどの程度反映しているのか？また、今後のハードウェア展開をどのように支援できるか？

主な発見

• テストされた量子回路全体にわたり、結合順序選択にベイズ最適化（BPO）を用いることで、グリーディ探索よりも速くかつより安定して収束した。
• サイクル正確なシミュレーションにおいて、シスチールアレイベースの行列乗算は、ネイティブ設計の行列乗算よりも短い結合評価時間を達成した。
• テンソルネットワークの活用により、大きな中間テンソルを保存する必要がなくなるため、効率的な結合シーケンスを特定することで、顕著なメモリ使用量の削減が実現された。
• シミュレーションから、Verilatorモデルにおけるメモリ制限が一部の大規模な回路の評価を不可能にしていることが判明し、さらなる最適化なしではスケーラブルなFPGA展開に限界があることが示された。
• 結果から、特に効率的なハードウェアアクセラレータと組み合わせた場合、テンソルネットワークに基づく結合順序決定は、FPGA上での量子回路シミュレーションを高速化する有望な戦略であると考えられる。
• 今後の研究では、問題の組み合わせ的性質を考慮し、最適なテンソル結合順序を発見するため、ディープラーニングや強化学習の手法を適用することが有益である可能性がある。